超大规模集成电路设计项目王晨旭小组.doc

《超大规模集成电路设计》---项目设计 镜像累加器设计 作者：王晨旭 40% 尹 建 30% 石 诚（10160600116） 30% 项目设计方案 在运算器中，累加器是专门存放算术或逻辑运算的一个操作数和运算结果的寄存器。能进行加、减、读出、移位、循环移位和求补等操作。是运算器的主要部分。 在中央处理器CPU中，累加器（accumulator）是一种暂存器，它用来储存计算所产生的中间结果 项目分工 网表编写 王晨旭 后期延时优化 王晨旭 尹建 石诚 报告文档 尹建 演示PPT 石诚 项目设计完成情况 电路设计 累加器 镜像累加器 镜像加法器 寄存器 1．所有信号 2. S0 ， S1 ，CO波形图 3.组合逻辑延时 4.时序逻辑延时：0.3ns 5.MOS管总宽度：37.08um 累加器性能 镜像加法器是一个经过改进的加法器电路，首先，它取消了进位反相门；其次，门的PUN和PDN网络不再是对偶的，而是巧妙地实现了进位传播/产生/取消功能——当D（D= ~(A+B)）或者G（G=AB）为高时，￣C 0 分别被置为VDD或GND。当满足进位传播条件时（即P=A⊕B为1），输入位以反相的形式传播到￣C 0，这一结构的全加器单元仅需要24个晶体管，使面积和延时都有相当程度的减少。 项目展望 适当增加电压可以减小延时 适当增大MOS管的尺寸宽度减小延时，但会增大总体面积 进一步优化寄存器部分，减小寄存器的延时以减小整体延时MIRROR ADDER .protect .lib ./TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib TT .unprotect .temp 25 .subckt inv20 in out vdd vss M0 out in vdd vdd p18ll w=0.18u l=0.18u M1 out in vss vss n18ll w=0.18u l=0.18u .ends .subckt MA A B Ci C0 S vdd vss x2 C0q C0 vdd vss inv20 x3 Sq S vdd vss inv20 M0 a1 A vdd vdd p18ll w=0.18u l=0.18u M1 a1 B vdd vdd p18ll w=0.18u l=0.18u M2 C0q Ci a1 vdd p18ll w=0.18u l=0.18u M3 b1 B vdd vdd p18ll w=0.18u l=0.18u M4 C0q A b1 vdd p18ll w=0.18u l=0.18u M5 C0q Ci c vss n18ll w=0.18u l=0.18u M6 c A vss vss n18ll w=0.18u l=0.18u M7 c B vss vss n18ll w=0.18u l=0.18u M8 C0q A d vss n18ll w=0.18u l=0.18u M9 d B vss vss n18ll w=0.18u l=0.18u M10 e A vdd vdd p18ll w=0.18u l=0.18u M11 e B vdd vdd p18ll w=0.18u l=0.18u M12 e Ci vdd vdd p18ll w=0.18u l=0.18u M13 Sq C0q e vdd p18ll w=0.18u l=0.18u M14 Sq C0q f vss n18ll w=0.18u l=0.18u M15 f A vss vss n18ll w=0.18u l=0.18u M16 f B vss vss n18ll w=0.18u l=0.18u M17 f Ci vss vss n18ll w=0.18u l=0.18u M18 g A vdd vdd p18ll w=0.18u l=0.18u M19 h B g vdd p18ll w=0.18u l=0.18u M20 Sq Ci h vdd p18ll w=0.18u l=0.18u M21 Sq Ci i vss n18ll w=0.18u l=0.18u M22 i A j vss n18ll w=0.18u l=0.18u M23 j B vss vss n18ll w=0.18u l=0.18u .ends .subckt inv1 in out vdd vss M0 out in vdd vdd p18ll w=0.18u l=0.18u M1 o