计算机系统结构第八章实验报告.pdfVIP

计算机系统结构 实验报告 班级：计科 1306 组员：高 强 2013014251 蔡广妊 2013014257 刘宇杰 2013014236 目录 1.实验简介 3 1.1 实验内容 3 2 实验步骤与现象4 3.结果分析 17 3.1 实验要求分析： 17 4.实验感受 18 1.实验简介 1.1 实验内容 实验内容：实验8-1. Stage1 取指令段设计实验 （详见实验手册） (1) 实验目的：1．了解和掌握取指段各功能单元的作用；2．掌握各取指段，各基本单 元的工作原理和工作时序；3．了解在正常流水状态、分支转移、子程序返回、数据相关和 中断异常等情况下Stage1 的工作状态。 (2) 实验原理：参考现代计算机组成原理（第二版）8.4.1 节。Stage 1 取指段的电路图 如图8- 12 所示。Stage 1 主要由4 部分组成，即PC 选择模块pcselector，程序计数器加 1 模块incpc，IF/ID 流水线寄存器和程序存储器LPM_ROM。 (3) 模块介绍：  PC 选择模块pcselector 输入信号：下一条指令地址nextpc[15..0]、分支转移地址branchpc[15..0]、子 程序返回地址retpc [15..0]、中断返回地址retipc[15..0]和选择信号sel [3..0]。 输出信号：下一个pc 的值newpc[15..0]。 主要功能：地址计算。如下文综合模块Stage 1 中所述。  程序计数器模块progc 输入信号：pcin[15..0] （来自pcselector 中newpc[15..0]端口）、时钟信号clk、 使能信号enable。 输出信号：pcout[15..0]。 主要功能：与指令存储器进行通信。enable 为高电平且clk 上升沿到达时，将输 入数据pcin[15..0]写入D 触发器，并从pcout[15..0]输出；当enable 为低电平 时，pcout[15..0]输出保持原来的值。  程序计数器加1 模块incpc 输入信号：pcin[15..0] （来自progc 中pcout [15..0]端口）。 输出信号：pcout[15..0]。 主要功能：把程序计数器加 1，作为程序计数器pc 的下一个可选值。在clk 的下 降沿送至pcselector 模块。  IF/ID 流水线寄存器模块ifid 输入信号：pcin[15..0]、insin [15..0]、时钟信号 clk、数据相关信号 id_flush、使 能信号ifid_enable。 输出信号：pcout[15..0],insout[15..0]。 主要功能：将Stage1 段的pc 和指令信号instr 锁存后，传送给下一段 。 当 ifid_enable 为高电平，ifid_flush 为低电平时，流水线未发生数据相关，此时 clk 上升沿到达时，输出信号 insout 和 pcout 的输出值分别与输入信号 insin 和 pcin 一致； 当 ifid_enable 为高电平，ifid_flush 为高电平时，此时流水线发生了数据相关， clk 上升沿到达时，输出信号insout 全变成”0000H”，即发出空操作指令，而pcout 则保持原来的状态； 当ifid_enable 为低电平时，流水线停止工作，此时输出信号insout 和pcout 的 输出值一直保持原来的状态不变。  程序存储器LPM_ROM 模块LPM_ROM 输入信号：address[5..0] （pc[15..0]的低六位）、时钟信号inclock。 输出信号：q[15..0]。 主要功能：存放应用程序的机器代码。根据地址总线 address[5..0]的地址值访问 程序