eda高速数字相关器9.docVIP

EDA技术与应用实验报告 实验题目：高速数字相关器 姓名： 班级： 学号： 指导老师： 小组成员： 采用流水线技术设计 -----高速数字相关器 实验目的: 设计一个在数字通信系统中常见的数字相关器，并利用流水线技术提高其工作速度，对其进行仿真和硬件测试。 实验原理: 数字相关器用于检测等长度的两个数字序列相等的位数，实现序列 的相关运算。 一位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。异或为0表示数据位相同；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位数字相关器由N个异或门和N个位相关结果统计电路构成。 实验仪器设备: pc(装有altera quartus II) fpga实验开发板 实验内容与要求: 设计一个4位数字相关器。 利用设计好的的4位数字相关器设计16位数字相关器。 程序设计与分析: 先设计4位数字相关器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xgq4 is port(clk:in std_logic; a,b:in std_logic_vector(0 to 3); c:out std_logic_vector(0 to 3)); end xgq4; 四位相关器的引脚有a,b,c三个四位二进制向量; architecture xgq4_arc of xgq4 is begin process(clk) variable cc:std_logic_vector(0 to 3) :=0000; variable ccc:std_logic_vector(0 to 3) :=0000; //cc，ccc作为中间变量用于计算，数字相关的个数。 begin if(clkevent and clk=1)then for i in 0 to 3 loop cc(i):=a(i) xor b(i); end loop; end if; // cc为a XOR b。 if(clkevent and clk=1)then for i in 0 to 3 loop ccc:=ccc+cc(i); end loop; end if; //ccc为cc每个位的总和，即a与b不相等的个数 c=ccc; //ccc赋给输出向量c end process; end xgq4_arc; 将设计好的四位数字相关器例化后，再在16位数字相关器里调用， library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity gaxgq16 is port(clk:in std_logic; qa,qb:in std_logic_vector(0 to 15); qc:out std_logic_vector(0 to 3)); end gaxgq16; architecture gaxgq16_arc of gaxgq16 is component xgq4 port(clk:in std_logic; a,b:in std_logic_vector(0 to 3); c:out std_logic_vector(0 to 3)); end component; //相关器的引脚为两个16位的输入，和一个4位的输出 signal c1,c2,c3,c4:std_logic_vector(0 to 3); //c1...c4用于保存每个四位相关器的输出值 signal cc:std_logic_vector(0 to 3); signal ccc:std_logic_vector(0 to 3); //cc，ccc为中间值，用于保存c1...c4两相加的值 begin u1:xgq4 port map(clk,qa(0 to 3),qb(0 to 3),c1); u2:xgq4 port map(clk,qa(4 to 7),qb(4 to 7),c2); u3:xgq4 port map(clk,qa(8 to 11),qb(8 to 11),c3);