表决器1.docVIP

实验一 组合逻辑电路设计 实验要求： 设计一个组合逻辑电路，6输入的表决器，带优先级，按键去抖动。 实验内容： 建立VHDL文件： 1）单击File\New菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件。 2) 在编辑窗口中输入VHDL源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。 3) 编译工程，单击Processing\Start Compilation开始编译。 3. 建立矢量波形文件 1) 单击File\New命令，在弹出的对话框中选择Other Files页面中的Vector Waveform File项，打开矢量波形文件编辑窗口。 2) 双击窗口左边空白区域，打开Insert Node or Bus对话框 3) 单击Node Finder…按钮，打开以下对话框，选择Filter下拉列表中的Pins：all，并点击List按酒以列出所有的端口，通过按钮把这些端口加入到右面的窗口中，单击OK完成端口的添加。 4) 回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操作，最后保存次波形文件。 4. 进行功能仿真 1) 单击Assignments\Settings…将Simulation mode设置为Timing，即时序仿真。指定仿真波形文件后单击OK完成设置。 三、源代码 1、7人表决器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bjq7 is port (input:in std_logic_vector(6 downto 0); led:out std_logic_vector(6 downto 0); y:out std_logic); end; architecture one of bjq7 is begin process(input) variable cnt:integer range 0 to 7; begin cnt:=0; for i in 6 downto 0 loop if input(i)=1then cnt:=cnt+1; end if; end loop; if cnt3 then y=1; else y=0; end if; case cnt is when 0=led=1111110; when 1=led=0110000; when 2=led=1101101; when 3=led=1111001; when 4 =led=0110011; when 5=led=1011011; when 6=led=1011111; when 7=led=1110000; when others=led=0000000; end case; end process; end; 2.6人表决器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity vote6 is port(clr,lock:in std_logic; v_in:in std_logic_vector(4 downto 0); led_opp,led_agr:out std_logic; v_over:out std_logic_vector(2 downto 0); num_agr_num_opp:out std_logic_vector (3 downto 0); v_out:out std_logic_vector(4 downto 0)); end entity; architecture wen of vote6 is signal count_temp:std_logic_vector(4 downto 0); begin process(clr,lock,v_in) is variable cl,c2:integer:=0; begin count_temp=v_in; if (clr=1) then v_over=000; led_opp=0; led_agr=0; num_agr=1111;