FPGA和Verilog设计中的latch锁存器的问题课案.docVIP

FPGA和Verilog设计中的latch锁存器的问题 ?一直都知道fpga中有latch这么一回事，但是一直都不太清楚到底什么是锁存器，它是怎么产生的，它到底和寄存器有多少区别，它怎么消除。为什么说他不好？ ? ? ? ? ? ? ? ?一，是什么 ? ? ? ? ? ? ? ? ? ?锁存器是一种在异步时序电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。? ? ? ? ? ? ? ?锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。 ? ? ? ?二 ? 锁存器与寄存器的区别： ? ? ? ? ? ? ? ? ? ? ? 两者都是基本存储单元，单锁存器是电平触发的存储器，触发器是边沿触发的存储器。本质是，两者的基本功能是一样的，都可以存储数据。意思是说一个是组合逻辑的，一个是在时序电路中用的，时钟出发的。 ??? ? 三，锁存器的危害：? ? ? ? ?? 如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，那么在综合时，将会为该没有列出的信号隐含地产生一个透明锁存器。 ? ? ? ? ? ? 4. 付初值。好用的 ??? ? ? ?六，怎么看