第七讲 基于SP3203的嵌入式系统硬件设计(6课时).pptVIP

第七讲 基于SP3203的嵌入式系统硬件设计(6课时).ppt

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
第七讲 基于SP3203的嵌入式系统硬件设计(6课时)

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 电源设计注意事项 采用LDO 的最佳条件 当要求输出电压中纹波、噪声特别小,输入输出电压差不大,输出电流不大于100mA时,采用微功耗、低压差(LDO)线性稳压器是最合适的。 不要追求高精度、功能全的最新器件 电源IC 的精度一般为±2%~±4%,精度高的可达±0.5%~±1%,要根据电路的要求选择合适的精度,这样可降低生产成本。 不要“大马拉小车” 电源IC 最主要的三个参数是,输入电压VIN、输出电压VOUT 及最大输出电流Iomax。根据产品的工作电流来选择:较合适的是工作电流最大值为电源IC 最大输出电流Iomax 的70~90%。 开关电源变换器中电感L、输出电容C 及续流二极管或隔离二极管D 的选择十分重要。 电感L 要满足在开关电流峰值时不饱和(开关峰值电流要大于输出电流3~4 倍),并且要选择合适的磁芯以满足开关频率的要求及选择直流电阻小的以减少损耗。 电容应选择等效串联电阻小的电解电容(LOW ESR),这可降低输出纹波电压 复习第五讲:嵌入式系统调试原理 围绕嵌入式微处理器的设计,微处理器的简介 存储器和存储接口 串行通信接口 系统控制模块:中断控制器,TIMER和 PWM, RTC, Watchdog和GPIO 液晶显示 接口 电源系统设计 可编程逻辑器件 FPGA、CPLD 原理 第 五 讲 嵌入式系统开发和调试原理 可编程逻辑器件-基于乘积项(Product-Term)的PLD结构 基于乘积项(Product-Term)的PLD结构,称为CPLD,采用这种结构的PLD芯片有:Altera的MAX7000,MAX3000系列(EEPROM工艺),Xilinx的XC9500系列(Flash工艺)和Lattice,Cypress的大部分产品(EEPROM工艺) 三部分构成:宏单元(Marocell),可编程连线(PIA)和I/O控制块。 宏单元是PLD的基本结构,由它来实现基本的逻辑功能。 多个宏单元的集合:逻辑实现 全局时钟,清零和输出使能信号,这几个信号有专用连线与PLD中每个宏单元相连,信号到每个宏单元的延时相同并且延时最短。 可编程的I/O单元和可编程连线阵列 可编程的I/O 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗,防止过冲和减少电源噪声 支持多种接口电压(降低功耗) 1.2~0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接,因此信号传输的延时是固定的,使得时间性能容易预测。 实际就是一个与或阵列,每一个交叉点都是一个可编程熔丝,如果导通就是实现“与”逻辑 乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。 可编程 触发器 宏单元内部结构 CPLD逻辑实现举例 f=(A+B)*C*(!D)=A*C*!D + B*C*!D A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列(PIA),在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。图中每一个叉表示相连(可编程熔丝导通),所以得到:f= f1 + f2 = (A*C*!D) + (B*C*!D) 。 电路中D触发器的实现比较简单,直接利用宏单元中的可编程D触发器来实现。 时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道,直接连接到可编程触发器的时钟端。 可编程触发器的输出与I/O脚相连,把结果输出到芯片管脚。这样PLD就完成了下图所示电路的功能。 对于一个复杂的电路,一个宏单元是不能实现的,这时就需要通过并联扩展项和共享扩展项将多个宏单元相连 宏单元的输出也可以连接到可编程连线阵列,再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。 可编程逻辑器件-基于查找表(Look-Up-Table) 的PLD 采用这种结构的PLD芯片我们也可以称之为FPGA:如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列 查找表(Look-Up-Table)简称为LUT,LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT,

文档评论(0)

quechui388620 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档