FPGA设计规划实验考试抽测题目.docVIP

FPGA设计实验抽测题目 1、试用verilog设计一个基本RS锁存器（用行为描述风格），并用test bench程序测试。 要求：用modelsim进行仿真，给出仿真波形图 RS锁存器特性表 输入 输出 功能说明 R S Qn Qn+1 0 0 0 0 保持 0 0 1 1 0 1 0 1 置1 0 1 1 1 1 0 0 0 置0 1 0 1 0 1 1 1 X 不允许 2、试用verilog设计一个基本RS锁存器（用结构描述风格），并用test bench程序测试。要求：用modelsim进行仿真，给出仿真波形图 输入 输出 功能说明 R S Qn Qn+1 0 0 0 0 保持 0 0 1 1 0 1 0 1 置1 0 1 1 1 1 0 0 0 置0 1 0 1 0 1 1 1 X 不允许 3、试用verilog设计一个带低电平清零的D锁存器（用行为描述风格），并用test bench程序测试。 要求：用modelsim进行仿真，给出仿真波形图 RST D Q 功能说明 0 X X 保持 1 0 0 置0 1 1 1 置1 4、试用verilog设计一个带低电平清零的D锁存器（用数据流描述风格），并用test bench程序测试。 要求：用modelsim进行仿真，给出仿真波形图 RST D Q 功