赛灵思FPGA设计时序约束指南.pdfVIP

手把手课堂:赛灵思 FPGA 设计时序约束指南 作者：Austin Lesea， 首席工程师 Xilinx Inc. Austin.lesea@ 作为赛灵思用户论坛的定期访客（见 ），我注意到 新用户往往对时序收敛以及如何使用时序约束来达到时序收敛感到困惑。为帮助 FPGA 设计新手实现时序收敛，让我们来深入了解时序约束以及如何利用时序约 束实现 FPGA 设计的最优结果。 何为时序约束？ 为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实 现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部 或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。 在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以 及 FROM: TO （多周期）约束。 PERIOD 约束与建组 每个同步设计要有至少一个 PERIOD 约束（时钟周期规格），这是最基本的约束 类型，指定了时钟周期及其占空比。若设计中有不止一个时钟，则每个时钟都有 自己的 PERIOD 约束。PERIOD 约束决定了我们如何进行布线，来满足设计正常 工作的时序要求。 为简化时序约束应用过程，常常可将具有类似属性的连线分组为一组总线或一组 控制线。这样做有助于完成正确为设计约束定义优先级