蔡觉平老师西电VerilogHDL上机大作业(硬件描述语言)_微电子学院课案.docx

《Verilog HDL数字集成电路设计原理与应用》上机作业班级：*******学号：*******姓名：*******题目1：数字集成电路的verilog HDL描述与仿真。要求：（1）学习使用Modelsim设计和仿真软件；（2）练习教材7.2.1中的例子；（3）掌握设计代码和测试代码的编写； （4）掌握测试仿真流程；（5）掌握Modelsim软件的波形验证方式。解答：题目2： 简述begin-end语句块和fork-join语句块的区别，并写出下面信号对应的程序代码解答：（1）begin-end语句块和fork-join语句块的区别：1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行；2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间；3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间；4、结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join语句块为执行时间最长的那条语句执行结束的时间；5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。fork-join语句块为电路上电后，各电路模块同时开始工作的过程。（2）程序代码：Begin-end语句：module initial_tb1；reg A,B;initialbeginA=0;B=1;#10A=1;B=0;#10B=1;#10A=0;#10B=0;#10A=1;B=1;endendmoduleFrk-join语句：module wave_tb2;reg A,B;parameter T=10;initialfork A=0;B=1;#TA=1;B=0;#(2*T)B=1;#(3*T)A=0;#(4*T)B=0;#(5*T)A=1;B=1;joinendmodule题目3. 分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。解答：（1）阻塞赋值语句module block2(din,clk,out0,out1,out2,out3);input din,clk;output out0,out1,out2,out3;reg out0,out1,out2,out3;always@(posedge clk)beginout0=din;out1=out0; out2=out1;out3=out2;endendmodule（2）非阻塞赋值语句module non_block1 (din,clk,out0,out1,out2,out3);input din,clk;output out0,out1,out2,out3;reg out0,out1,out2,out3;always@(posedge clk) beginout0=din;out1=out0; out2=out1;out3=out2;endendmodule题目4：设计16位同步计数器要求：（1）分析16位同步计数器结构和电路特点；（2）用硬件描述语言进行设计；（3）编写测试仿真并进行仿真。解答：（1）电路特点：同步计数器的时间信号是同步的；每当到达最高计数后就会重新计数。（2）程序代码：module comp_16 (count, clk, rst );output [15:0] count;input clk,rst; reg [15:0] count;always @ (posedge clk) if (rst)count=16b0000000000000000; else if (count==16b1111111111111111) count=16b0000000000000000; else count=count+1;endmodule（3）仿真代码：module comp_16_tb;wire [15:0] count;reg clk,rst; comp_16 U1 (count, clk, rst );always #1 clk=~clk;initialbeginclk=0;rst=0;#1 rst=1;#10 rst=0;#10 rst=1;#10 rst=0;#99999 $finish;endendmodule题目5. 试用Verilog HDL门级描述方式描述如下图所示的电路。解答：module zy(D0,D1,D2,D3,S1,S2,T0,T1,T2,T3,Z);output Z;input D0,D1,D2,D3,S1,S2;wire T0,T1,T