2007年C题数字存储示波器设计方案.doc

2007年C题 数字存储示波器 本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形 　　 摘要 Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形的单次触发、连续触发和存储回放功能，并按要求进行了垂直灵敏度和扫描速度的挡位设置。信号采集时，将外部输入信号经信号调理模块调节到A/D电路输入范围，经A/D转换后送入FPGA内部的双口RAM进行高速缓存，并将结果通过D/A转换送给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效采样和数据存储回放。经测试，系统整体指标良好，垂直灵敏度和扫描速度等各项指标均达到设计要求。 关键词：FPGA??实时采样???等效采样?? 一、方案选择与论证 数字存储示波器系统由信号调理电路、采样保持电路、触发电路、A/D、D/A、X输出电路、Y输出电路、控制处理器等组成。 方案一：采用80C51单片机为控制核心，其系统框图如图1。对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。 ??????????????????????????????图1??方案一系统框图 这种方案结构较为简洁，但在满足题目的实时采样频率的要求下，A/D的最高采样速度达1MHz，由普通单片机直接处理这样速率的数据难以胜任，采用高档单片机甚至采用DSP芯片，将大大增加开发的难度。而且目前常用的外接RAM芯片时钟周期一般为40MHz～50MHz，难以达到高速数据存储的要求。 方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心，外接触发电路实现触发功能，利用FPGA的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口同步RAM对采集信号进行存储，完成设计指标。其系统框图如图2。 ?? 图2??方案二系统框图 由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理，而且使用FPGA内部存储模块完成输入信号的量化存储，在存储速度上有着外接RAM无法比拟的优势。 综上所述比较可知，方案二既可满足题设基本要求又能充分发挥扩展部分，电路简单，易于控制，所以采用该方案。 二、理论分析与计算 1、采样方式的选择 设计要求示波器输入频率范围较宽，并且实时采样频率只有1MHz，因此要采用等效采样和实时采样两种采样方式。实时采样是利用A/D时钟对信号直接采样，按照采样定理，采样速率必须高于信号中最高频率的两倍。等效采样是指对多个信号周期连续采样来复现一个信号波形，采样系统能以扩展的方式复现频率大大超过实时采样频率的信号波形。题目要求最高实时采样速率小于等1MSa/s，实时采样通常采取每周期采20个点的方法以保证取到一个完整的信号波形。本设计采用50KHz作为两种采样方式的分界频率，信号频率低于50KHz时采用实时采样方式，当信号频率50KHz和10MHz之间时采用等效采样方式。题目要求等效采样速率不小于200 MSa/s，而被测周期信号的最大频率为10MHz，采一个点所需间隔的周期数=等效采样速率/被测周期信号频率，则等效采样时至少需要每20个信号周期采样一个点才能实现等效采样数率大于等于200MHz。 2、垂直灵敏度分析 设计要求垂直灵敏度分为1V/div、0.1V/div、2mV/div三档，垂直刻度为8 div。?A/D转换器的输入信号电压幅度为0～4V，当示波器满刻度显示时，被测信号的幅度将分别为：VI1＝1V/div×8div=8V，VI2=0.1V/div×8div=0.8，VI3=2mv/div×8div=16mV。A/D转换器的满刻度输入值为VMAX=4V，程控放大器电路的增益AN＝VMAX?/ VIN，其中N＝1、2、3，对应于3挡不同垂直灵敏度的增益分别为：A1＝4/8＝0.5；A2＝4/0.8＝5；A3＝4/0.016＝250。 从5倍增益到250倍增益所跨越的增益范围非常大，大跨度增益自动调节是程控增益放大电路设计的一个难点，本系统通过软件编程实现增益的步进，很好的解决了这个问题，具体分析见软件详细设计部分。 3、扫描速率分析 A/D的转换速率取决于被测信号的频率范围，或DSO对扫描