时序电路测试研究.ppt

时序逻辑电路的概念（1） 1、异步二进制计数器 集成数码寄存器74LS175的功能: RD是异步清零控制端。 下次预习内容 实验六 集成计数器及寄存器 * 实验五 时序电路测试研究 实验五 时序电路测试研究 1．掌握常用时序电路分析，设计及测试方法。 2．训练独立进行实验的技能。 一、实验目的 二、实验仪器 1、数字电路实验箱一台 2、双踪示波器 3、器件 74LS73 双J—K触发器 2片74LS175 四D触发器 1片74LS10 三输入端三与非门 1片74LS00 二输入端四与非门 1片 特点 结构框图 在时序电路中任一时刻的稳态输出，不仅取决于当时的输入，还取决于电路原先的状态。 外加输入信号 触发器组状态输出信号 组合逻辑 电路 触发器组 存储电路 时序电路输出 触发器组的驱动信号 时序逻辑电路的概念（2） 分类 按逻辑功能可分为： 按状态变化的特点可分为： 按电路输出信号的特性可分为 计数器 寄存器 顺序脉冲发生器 同步时序逻辑电路： 异步时序逻辑电路： Mealy(米里)型： Moore(摩尔)型： ---电路中所有触发器具有相同时钟 ---电路中触发器具有不同时钟 芯片引脚图 特别注意：74LS73引脚11是GND，引脚4是VCC 四、实验内容 1、异步二进制计数器 四、实验内容 每当Q2由1变0，FF3向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次； 工作原理： 4个JK触发器都接成T’触发器。 每来一个CP的下降沿时，FF1向相反的状态翻转一次； 每当Q3由1变0，FF4向相反的状态翻转一次。 （2）由CP端输入单脉冲，测试并记录Q1—Q4端状态及波形。 Q1到Q4端的状态图为： 15 7 14 6 13 5 12 4 11 3 10 2 9 1 8 0 Q1 Q2 Q3 Q4 计数 顺序 Q1 Q2 Q3 Q4 计数 顺序 Q1到Q4端的波形图为： CP Q1 Q2 Q3 Q4 （3）试将异步二进制加法计数改为减法计数，参考加法计数器， 要求实验并记录。二进制减法计数器的电路图如下： 由CP端输入单脉冲，测试并记录Q1—Q4端状态及波形。 二进制减法计数器的状态表为： 15 7 14 6 13 5 12 4 11 3 10 2 9 1 8 0 Q1 Q2 Q3 Q4 计数 顺序 Q1 Q2 Q3 Q4 计数 顺序 二进制减法计数器的波形图为： CP Q1 Q2 Q3 Q4 2．异步二一十进制加法计数器 （1）按图5．2接线。 QA、QB、QC、QD 4个输出端分别接发光二极管显示， CP端接连续脉冲或单脉冲。 由CP端输入单脉冲，异步二一十进制加法计数器的状态表为： 15 7 14 6 13 5 12 4 11 3 10 2 9 1 8 0 QD QC QB QA 计数 顺序 QD QC QB QA 计数 顺序 在CP端接连续脉冲．CP、QA、QB、QC及QD的波形图为： CP QA QB QC QD D0～D3是并行数据输入端， CP为时钟脉冲端。 Q0～Q3是并行数据输出端。 0 1 1 1 RD 清零 × ↑ 1 0 CP 时钟 × × × × d0 d1 d2 d3 × × × × × × × × D0 D1 D2 D3 输 入 0 0 0 0 d0 d1 d2 d3 保 持 保 持 Q0 Q1 Q2 Q3 输 出 工作模式 异步清零 数码寄存 数据保持 数据保持 74LS175的功能表 3．数码寄存器——存储二进制数码的时序电路组件 3．自循环移位寄存器——环形计数器 （1）按图5．3接线，将A、B、C、D置为1000，用单脉冲计数， 记录各触发器状态。 D C B A R 3．自循环移位寄存器——环形计数器 （1） 改为连续脉冲计数，并将其中一个状态 为“0”的触发器置为“1”。观察计数器能否正常 3．自循环移位寄存器——环形计数器 （2） 74LS10的引脚图 3．自循环移位寄存器——环形计数器 （2）按图5．4接线，与非门用 74LS10三输入端三与非门 重复上述实验，对比实验结果，总结关于自启动的体会。 11 12 13 D C B A R 3．自循环移位寄存器——环形计