EDA技术及应用试验一.docxVIP

EDA技术及应用实验报告实验一、 0～9999的计数器电路设计小 组 成员学生姓名班级电子信息工程学号指导教师2015.4.9实验一、 0～9999的计数器电路设计实验目的进一步熟悉和掌握QuartusⅡ软件的使用。进一步熟悉和掌握GW48-CK或者其他实验开发系统的使用。学习和掌握VHDL进程语句和元件例化语句的使用实验内容设计并调试好一个计数范围为0～9999的4位十进制计数器电路CNT9999，并使用GW48-CK或其他开发系统（可选用的芯片为ipsLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片）进行硬件验证。3．实验条件（1）开发软件：QuartusⅡ8.0. (2)实验设备：GW48-CK EDA实验开发系统（3）拟用芯片：EPM7128S-PL84.4.实验设计1)系统原理框图为了简化设计便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制的模块CNT10，再用这四个模块按照图1所示的原理图构成顶层电路CNT9999.2）VHDL程序计数器CNT9999的底层和顶层电路采用VHDL文本输入，有关程序如下。CNT10的VHDL源程序：--CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,CLR,ENA) IS BEGIN IF CLR=1THEN CQI=0000; ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=1001THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS;PROCESS(CLK,CQI) IS BEGIN IF CLKEVENT AND CLK=1THEN IF CQI1001 THEN CO=0; ELSE CO=1; END IF; END IF; END PROCESS; CQ=CQI; END ARCHITECTURE ART;CNT9999的VHDL程序：--CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT9999 ISPORT(CLR:IN STD_LOGIC; CLK:IN STD_LOGIC; ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END ENTITY CNT9999;ARCHITECTURE ART OF CNT9999 IS COMPONENT CNT10 ISPORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END COMPONENT CNT10; SIGNAL S0,S1,S2,S3:STD_LOGIC; BEGIN U0:CNT10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0); U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1); U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2); U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3);END ARCHITECTURE ART;3）仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器CNT10