太原理工大学EDA实验4-4位加法器.docxVIP

实验报告课程名称：EDA技术与FPGA应用设计课设题目：4位加法计数器实验地点：信息学院楼CPLD实验室专业班级：学 号：学生姓名：指导教师：张文爱2016 年4月29日实验四 4位加法计数器一、实验目的1．学习时序电路的VHDL描述方法。2．掌握时序进程中同步、异步控制信号的设计。3．熟悉EDA的仿真分析和硬件测试技术。二、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”时，加法计数，COUT为计数进位输出，OUTY为计数输出。三、实验内容1．编写4位二进制加法计数器的VHDL程序。2．在ispDesignEXPERT System或者QuartusII上对加法计数器进行仿真。3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到七段数码管，下载后在实验板上验证其功能，记录实验结果。四、实验程序实验中所需4位加法计数器的VHDL程序如下所示：library IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter4 isport( CLK:IN STD_LOGIC;RST:IN STD_LOGIC;ENA:IN STD_LOGIC;COUT:OUT STD_LOGIC;OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end counter4;architecture Behavioral of counter4 isSIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0);beginprocess(CLK,RST,ENA)beginIF RST =1 THENQ=0000;ELSIF CLKEVENT and CLK = 1 THENIF ENA =1 THENQ=Q+1;END IF;END IF;OUTY=Q;end process;COUT=Q(0) and Q(1) and Q(2) and Q(3);end Behavioral;将程序输入QuartusII中，进行全局编译，和装配。五、实验结果六、实验感想通过本次实验我学习了时序电路的VHDL描述方法，掌握时序进程中同步、异步控制信号的设计，熟悉EDA的硬件测试技术。在实验过程中，通过整理所学知识编写程序，确认无误后下载到电路板中得以实现。在这个过程我熟悉了QuartusII软件的使用，同时也加强了对VHJDL语言的学习理解，通过实际的下载测试，使得我熟悉了4位加法计数器的功能，掌握了用VHDL语言描述时序电路的方法。这次实验还让我提高了动手能力，加深了对所学知识的理解。