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通用型高速LDPC码编码器设计与FPGA实现 　　摘要：随着高速数据传输业务的快速发展，人们对信息传输的质量和速率要求越来越高，高速LDPC码编译码器在通信系统中的应用需求更加强烈。在节约硬件资源的前提下，为最大限度的降低编码时延、提高编码器速率，本文从编码算法的通用性出发，将一致校验矩阵通过行列置换和高斯消元，使每个校验位的运算只与预处理后矩阵的对应行相关，具备了可以灵活并行处理的结构。在编码器的硬件设计上，本文提出了一种校验位并行分步运算的编码器架构，通过同时计算所有校验位，分步处理单个校验位，有效地降低了硬件实现复杂度，缩短了关键路径时延，提高了编码速率。实现结果表明，本文设计和实现的编码器工作时钟频率可以达到250MHz，相应的吞吐量为14Gbit/s 关键词：通用型 LDPC码 高速编码器 中图分类号：TP3 TN4 文献标识码：A 文章编号：1007-9416（2016）05-0000-00 1 引言 低密度奇偶校验码（Low-dentisy Check Codes，LDPC码）是一种线性分组码，由Gallager博士于1963年在其博士论文中首次提出[1]。LDPC码校验矩阵具有稀疏特性，不仅描述简单、编译码复杂度比较低，而且错误平台较低，编译码可以实现硬件并行处理，在现行通信标准中得到了广泛应用 人们对LDPC码的批评主要集中在高编码复杂度上[2]，如何实现快速编码一直是LDPC码的一个研究热点。现行的编码方案有基于生成矩阵的编码算法和基于校验矩阵的编码算法两大类，前者是利用稀疏校验矩阵的特定结构，对校验矩阵进行预处理，求出生成矩阵后编码，而后者是利用校验矩阵直接进行编码 本文立足工程实践的需求，采取高斯消元编码算法，设计出了资源占用较少、并行度高且算法灵活、关键路径时延低、布线简单的编码器结构，实现了编码速率的极大提高 2 常用编码算法介绍与分析 对于一个LDPC码，设码字空间为C，校验位用P表示，信息位用S表示，则其码长为n，信息位个数为k，校验位个数为，由奇偶校验矩阵H唯一确定。校验矩阵H的每一行对应一个校验方程，每一列对应码字中的一个比特。编码时，可以先得到生成矩阵，再由生成矩阵与信息序列S的线性关系式求得码字： 2.1 基于LU分解的编码[3] 将校验矩阵H分为两部分，其中A为m阶的方阵。如果A可以通过行列变化和高斯消元，分解成为LU两部分（L为下三角矩阵，U为上三角矩阵），同时引入中间变量y，即可由L矩阵迭代得到中间向量y，再由U矩阵迭代得到校验序列P。这种算法的优点是运算复杂度与码长成线性关系；缺点是预处理时需要寻找优良的分解方法以保持矩阵的稀疏性，前后迭代运算时延较大 2.2 基于近似下三角矩阵的编码 只对校验矩阵H进行行列置换，转化为具有近似下三角的结构[4]（图1），其中H中剩下的行称为近似表示的间隙 高斯消元清除E，同时将码字C写成，其中为前个校验位，为后个校验位，则有： 展开后，即可得出、的计算公式。该算法优点是，如果可以将g控制在较小范围内，复杂度与码长呈线性关系；缺点是重新排列矩阵实现较为复杂，且矩阵求逆复杂度较高，需要特定结构的校验矩阵以降低复杂度 2.3 基于QC-LDPC码的编码 有学者提出了校验矩阵具有一定简单编码结构的准循环LDPC码[5]，其校验矩阵被分割成若干个小的方阵，每个方阵由循环置换矩阵或全0矩阵构成。该码校验矩阵H和生成矩阵G都具有准循环结构，可以?用移位寄存器进行存储，节约了硬件资源 此外，在准循环 LDPC 码的基础上附加约束，使其具有更加方便进行处理的结构，也可以实现有效编码。这些方法的优点是编码复杂度进一步降低，不足之处是对校验矩阵具有更加特殊的要求，对一般LDPC码、特别是随机构造的LDPC码不具备通用性 2.4 基于优化的高斯消元编码算法 上述编码算法都对编码复杂度进行了一定优化，但同时也有很大的局限性，一方面对LDPC码矩阵结构有特定的要求，通用性不强，另一方面硬件电路的设计也较为复杂，带来一定延时。因此，本文提出了一种基于优化的高斯消元的编码算法 在消元过程中，少数列变换对生成码字的顺序有一定影响，计算出校验位后，根据变换顺序重新调整序列，即可得出正确的码字。这样，求解校验位的过程只与预处理后的校验矩阵中对应的行相关，便于实现行间高度并行的运算。这种编码方法的不足是破坏了校验矩阵的稀疏性；优点是通用性强，对于各种类型的LDPC码的校验矩阵都可以处理，并且在硬件实现上并行度高、时延小，布线较为简单，存储资源的占用也可以接受 3 编码器硬件结构设计 以上分析了几种常用的编码方法，并对基于优化的高斯消元编码算法进行了介绍。本文以（4480，39