Quartus常见警告和错误集锦.pdf

FPGA错误集锦_我们一起_百度空间 Page 1 of 7 我们一起 爱~ 主页 博客 相册 个人档案 好友 查看文章 FPGA错误集锦 2009-05-07 10:15 1) QuartusII对代码进行时序仿真时出现Error: Cant continue timing simulation because delay annotation information for design is missing. 原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四 个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。 2) 在下载运行的时候，出现下面的错误： Warning: The JTAG cable you are using is not supported for Nios II systems. You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B. 在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。 解决：在配置的时候，在run之后，进行配置，选择target connection，在最后一项：NIOS II Terminal Communication Device中，要选择none（不要 是Jtag_uart）如果采用USB Blaster，可以选择Jtag_uart。 之后再run就ok了！ 3）Error: Cant compile duplicate declarations of entity count3 into library work 此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。 1.Found clock-sensitive change during active clock edge at time time on register name 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果 为导致结果不正确. /delhomme/blog/item/47eb98f703a635.html 2010-7-9 FPGA错误集锦_我们一起_百度空间 Page 2 of 7 措施:编辑vector source file 2.Verilog HDL assignment warning at location: truncated with size number to match size of target (number 原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位, 将位数裁定到合适的大小