03Ve与rilog 基本语法.ppt

Verilog HDL基本语法(一);主要内容;语言的主要特点;语言的主要特点;语言的主要特点—module ports;语言的主要特点;简单Verilog HDL模块;简单Verilog HDL模块;简单Verilog HDL模块;简单Verilog HDL模块;简单Verilog HDL模块;简单Verilog HDL模块;主要内容;模块的结构(1);模块的结构(2);模块的端口定义;I/O说明的格式;I/O说明的格式;I/O说明的格式;内部信号声明;模块功能定义;模块实例的引用;模块实体引用方法一;模块实体引用方法一;模块实体引用方法二;模块实体引用方法二;主要内容;Verilog的词汇约定;空白符和注释;整数常量和实数常量;整数常量和实数常量;字符串(string);字符串(string);标识符(identifiers);标识符(identifiers);语言专用标记( tokens);语言专用标记( tokens);编译引导语句用主键盘左上角小写键 “ ` ” 起头 用于指导仿真编译器在编译时采取一些特殊处理 编译引导语句一直保持有效，直到被取消或重写 `resetall 编译引导语句把所有设置的编译引导恢复到缺省状态 常用的编译引导有： `define `include `timescale `uselib `resetall ……..;文本替换(substitution) - `define;文本替换(substitution);文本包含(inclusion) - `include;Timescale;Timescale;Timescale;Timescale;主要内容;Verilog的数据类型;Verilog采用的四值逻辑系统;主要数据类型;常量(constant);数字的表示方法;不定态和高阻态;负数;数字分隔符;参数型(parameter);参数型常量;参数的改变;参数改变实例一;参数改变实例一;参数改变实例二;变量;net型(线网型);net类的类型(线网);net类的类型(线网);net类在发生逻辑冲突时的决断;Wire型变量;寄存器类 (register);寄存器类的类型;reg型变量;reg型变量的声明;信号类型确定方法;信号类型确定方法; module top; wire y; reg a, b; DUT u1(y,a,b); initial begin a = 0; b = 0; #10 a =1; …. end endmodule ;选择数据类型时常犯的错误举例;寄存器数组(Register Arrays);存储器寻址(Memory addressing);主要内容;操作符类型;Verilog中的大小(size)与符号;算术操作符;按位操作符;逻辑操作符;逻辑反与位反的对比;一元缩减操作符;移位操作符;关系操作符;相等操作符;相等操作符;相等操作符;条件操作符;条件操作符;级联操作符