4计算机组成原理第7篇_内部存储器.ppt

* * 7.6.4 cache的写策略 ——写一次法 写入策略 基于写回法，并结合全写法的写策略; 写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写入主存。 第一次写命中时，启动一个主存的写周期，其目的是使其它Cache可以及时更新或废止该块内容，这便于维护系统全部cache的一致性。 * * 本章综合举例 CPU访问存储器的时间是由存储器的容量决定的，存储容量越大，访问存储器所需要的时间越长。 错误。 CPU可直接访问的是随机存储器，随机存储器是按地址访问的，其访问时间和存储容量无关。 半导体存储器加电后才能存储数据，断电后数据就丢失了，因此，EPROM做成的存储器，加电后必须重写原来的内容。 错误。 EPROM（可擦除的可编程的只读存储器）是非易失性存储器，断电后数据是不会丢失的。 大多数个人计算机中可配置的内存容量受地址总线位数限制。 正确。地址总线的位数决定了最大的内存容量。 * * 2009年考研真题 14. 某计算机的Cache共有16块，采用2路组相连映射方式，每个主存块大小为32字节，按字节编址。主存号129号单元所在主存块应装入到cache的组号是（ ） A. 0 　 B. 2 C. 4 D. 6 21. 假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中访问cache缺失（未命中）50次 ，则Cache的命中率是（ ） A. 5% B. 9.5% C. 50% D. 95% C D * * 2010年考研真题 44.（12分）某计算机的主存地址空间为256MB，按字节编址，指令Cache和数据Cache分离，均有8个Cache行，每个Cache行的大小为64MB，数据Cache采用直接映射方式，现有两个功能相同的程序A和B，其伪代码如下所示： 程序A: int a[256][256]; ...... int sum_array1() { int i, j, sum = 0; for (i = 0; i 256; i++) for (j= 0; j 256; j++) sum += a[i][j]; return sum; } 程序B: int a[256][256]; ...... int sum_array2() { int i, j, sum = 0; for (j = 0; j 256; j++) for (i= 0; i 256; i++) sum += a[i][j]; return sum; } * * 2010年考研真题 假定int类型数据用32位补码表示，程序编译时i，j，sum均分配在寄存器中，数组a按行优先方式存放，其地址为320(十进制)。请回答，要求说明理由或给出计算过程。 若不考虑用于Cache一致维护和替换算法的控制位，则数据Cache的总容量为多少？ 数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少(Cache行号从0开始) 程序A和B得数据访问命中率各是多少？哪个程序的执行时间短？ * 拥有较好的工作条件，能满足规模培养硕士研究生、博士研究生及博士后进站人员的学习、研究之需 拥有较好的工作条件，能满足规模培养硕士研究生、博士研究生及博士后进站人员的学习、研究之需 * * 命中率是指CPU要访问的信息在cache中的比率； 失效率＝1- 命中率 影响命中率的主要因素 Cache 容量：过小时，局部信息装不完，命中率低。 过大时，对提高效率不明显，且成本高。 Cache中块的大小：一般用一个主存周期所能调出的单元数（字或字节）作为一个块大小。 cache的命中率 一般95% 命中率＝ 访问信息在Cache中的次数 访问总次数 ×100% * * 命中率 h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 主存与Cache的速度倍率 r=tm/tc=250ns/50ns=5 访问效率 e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=87.3% 平均访问时间 ta=tc/e=50ns/0.833=60ns 课本P94【例6】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 * * 7.6.2 主存与cache的地址映射 信息从主存→Cache中，如何定位？ Cache的容量小于主存，需要采用某种算法确定主存和Cache中块的对应关系； 地址映射 CPU访存时，将主存地址按某种映射函数