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在Xilinx FPGA 上快速实现JESD204B 作者：Haijiao Fan 简介 JESD204 是一种连接数据转换器 （ADC 和 DAC ）和逻辑器件的 高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps 串行数据 速率，并可确保JESD204 链路具有可重复的确定性延迟。随着转 换器的速度和分辨率不断提升，JESD204B 接口在 ADI 高速转换 器和集成RF 收发器中也变得更为常见。此外，FPGA 和ASIC 中 灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传 统并行LVDS/CMOS 接口，并用来实现JESD204B 物理层。本文 介绍如何快速在 Xilinx® FPGA 上实现 JESD204B 接口，并为 FPGA 设计人员提供部分应用和调试建议。 JESD204B 协议实现概述 JESD204B 规范定义了实现该协议数据流的四个关键层，如图 1 图1. JESD204B 标准的关键层级 所示。传输层完成样本和未加扰的帧数据之间的映射和解映射。 不同的JESD204B IP 供应商可能以不同的方式实现这些层级。图 可选的加扰层可用来加扰/解扰 8 位字，以扩散频谱尖峰来降低 2 和图3 显示ADI 如何实现JESD204B 的发送和接收协议。 EMI 。数据链路层处理链路的同步、建立与保持，并对加扰后的 数据进行 8B10B 编码或译码。物理层负责以比特速率发送和接 收编码后的字符。 图2. JESD204B 发送器实现 图3. JESD204B 接收器实现 模拟对话，49-02 ，2015 年2 月 /zh/analogdialogue 1 传输层实现和特定的转换器配置及其样本与帧之间的映射方式强相关，因此大部分FPGA 供应商将其排除在各自的JESD204 IP 之外。 此外，FPGA 集成了高度可配置、高集成度的 SERDES 收发器，这些 SERDES 收发器可用来支持所有类型的串行协议，包括 PCIe 、 SATA、SRIO、CPRI 和 JESD204B 。因此，一个实现链路层的逻辑核和实现物理层的可配置 SERDES 便构成了 JESD204B 链路的基 础。图4 和图5 显示Xilinx FPGA 上的JESD204B 发送器和接收器框图。发送器/接收器通道实现加扰和链路层；8B/10B 编码器/解码器 和物理层在GTP/GTX/GTH Gbit 收发器中实现。 图4. 使用Xilinx FPGA 实现JESD204B 发送器 图5. 使用Xilinx FPGA 实现JESD204B 接收器 2 模拟对话，49-02 ，2015 年2 月 采用Xilinx FPGA 的JESD204B 设计示例 Xilinx SERDES 收发器的符号对齐 最新的Xilinx JESD204 IP 核通过Vivado®设计套件以黑盒子加密 在SERDES 接收器中，串行数据必须与符号边界对齐，才能用作 交付。Xilinx 还提供使用高级 eXtensible 接口(AXI)的 Verilog 设 并行数据。为了对齐数据，可让发送器发送一个可供识别的序 计示例，但该示例项目对大部分应用而言是过设计的，因为用户 列，通常称为 “逗号”。接收器搜索输入串行数据流中的逗号， 通常采用自己的配置接口，无需针对 JESD204B 逻辑集成一个额 一旦找到便将其移到符号边界。这样可让接收到的并行字与发 外的 AXI 。图 6 显示的是一个 JESD204 简化设计，旨在帮助 送的并行字相匹配。逗号通常用 K 码表示，它是 8B/10B 表中用 FPGA 用户理解