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DDR SDRAM工作机制简介 DDR SDRAM 简称 DDR SDRAM : Double Data Rate SDRAM，即双倍速率同步动态随机存储器。 双倍速率指能够在时钟的上升沿和下降沿各传输一次数据. SDRAM:Synchronous Dynamic Random Access Memory，[si?kr?n?s] 同时的，同周期的;同步的；能动的;动态的，有活力的;有生气的;强有力的[dain?mik]； [r?nd?m] 胡乱的;随便的,任意的随机的；：[?kses] 通道,入口,门路；【电脑】存取;取出[U]；同步动态随机存储器，同步是指 Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。 DDR SDRAM是在SDR SDRAM内存基础上发展而来的,SDR SDRAM在一个时钟周期内只传输一次数据,它在时钟上升沿进行数据传输,而DDRSDRAM在时钟的上升沿和下降沿都可传输数据,因此传输数据的等效频率是工作频率的两倍. DDR SDRAM后续简称DDR,为描述方便 DDR SDRAM在FPGA系统中的应用　在该系统中，由FPGA完成各模块之间的接口控制。FPGA接收从前端传送过来的高速数字信号，并将其存储在DDR 中；DSP通过FPGA读取DDR中的数据．DSP信号处理后再送回到DDR ，最后由FPGA负责将数据输出。（图1所示） FPGA: 现场可编程门阵列,相当于可编程半导体器件。 DDR SDRAM在FPGA系统的结构图 Input：数字视频流＋标准IIS数字音频流 Processor：Input送给FPGA+DDR子系统，实现音频视频分别缓存延迟，延迟后的数据通过系统内部的视频合成器和音频合成器，输出合成后的视频流和音频流 Output：合成后的数字视频流＋标准IIS数字音频流 （见图2所示） 图2 结构图 DDR SDRAM缓存子系统介绍如下： 1．Processor: FPGA+DDR子系统: 加工者;制造者 电脑】信息处理器;处理程序 Processor子系统分为两个主要模块：音视频缓存控制模块(A/V FIFO Logic Module)和接口控制模块(Ctrl Logic Module) （见图3所示） 图3 2．音视频缓存控制模块(A/V FIFO 内部逻辑) 转换总线宽度 音频、视频数据分别送给仲裁逻辑 仲裁逻辑内部包含一个多跳转的状态机，负责视频和音频以及 RAM的动态刷新、中断的排队和数据读写操作，同时内含地址管理模块，实现音视频数据的分区存储和FIFO功能。First Input First Output 延迟后的数据由DDR控制器模块从DDR SDRAM过仲裁逻辑分配给视频通道或音频通道，经过后端视频和音频合成器将数据恢复成为输入时的格式，最后送出FPGA 图4 3．缓存控制模块关键逻辑和算法 --A/V 刷新中断排队和互斥管理逻辑 有效的管理逻辑-防止任何数据或刷新操作丢失（见图5所示） 图5 音视频数据操作状态转移图 4. 缓存控制模块关键逻辑和算法地址管理和FIFO 溢出判别 因为音视频的地址是分开管理的，所以也可实现音视频的同步调整 视频和音频的数据率是不同的，所占用的空间也不同，内存空间分为3个区：视频存储区、音频存储区和扩展功能保留区，分区大小和延迟时间设置有关，可以根据用户的控制实时改变，同时提供错误检测逻辑，如果用户的设置超过系统配置限制（如容量或时间精度），系统自动设置为相近的有效值。(见图6所示) 图6 FIFO地址分区管理 5. 接口控制模块内部子模块逻辑结构 当前级FIFO控制单元有视频、音频或刷新操作时，会发出相应的中断请求：wr_int, rd_int, ref_int，在DDR控制模块看来，这几个中断应该同优先级并且互斥. 响应数据写中断后，从总线上取得数据和地址,经过内部状态机的判断后，数据和地址被送入各自通道，复用后以DDR 写时序写入DDR,相应的命令和控制线信号也一同发出，完成写操作后，返回给前级FIFO 控制单元一个ack 信号，等待下一个中断操作. 读数据和刷新操作原理大致相同。(见图7所示) 图7 DDR控制器模块逻辑结构 DDR SDRAM的系统控制流程 系统上电 后，DDR处于空闲状态(Id