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* 图9.29是portbout.vhd文件编译后生成的符号文件。 图9.29 portbout.vhd的符号文件 * 图9. 30是输出端口C子程序portcout.vhd文件编译后生成的portcout 符号文件。 图9.30 portcout.vhd的符号文件 * 图9.31是portcout.vhd文件的仿真波形。输入RESET端口设置逻辑0、DIN端口设置数据为00、01、02、03、04、05、06…、PCIN端口设置数据为00、01、02、03、04、05、06…、CLK端口设置时钟周期40ns。仿真通过后，看到输出端口COUT和Status数据按照DIN端口和PCIN端口的数据发生对应的变化。当RESET端口设置逻辑1时，信号复位。 图9.31 portcout.vhd文件的仿真波形 * 使用MAX+pulsII仿真器对主程序进行仿真，其仿真波形如图9.32所示。RESET端口设置为低电平，NWR端口设置为高电平，NCS端口设置为低电平，CLK端口设置时钟周期40ns， PBEN端口设置为低电平，PAEN端口设置为高电平，DIN端口设置数据为00，PAIN端口输入数据为00、02、03、04、05、06….。仿真后可以看到DOUT端口数据的变化，PAIN端口的数据正常发送。读者可以改变数据的设置，进一步观测仿真波形的变化。 上述分析可知，VHDL语言设计描述的8255接口电路符合设计要求，符合8255输入输出的工作方式，且仿真结果正确。选择Altera公司的MAX7000S系列的可编程芯片EPM7128SQC160-6进行引脚锁定，利用生成的配置文件*.pof进行配置与下载。 * 图9.32 8255仿真波形 * 图9.33是8255主程序编译后生成的符号文件。 图9.33 8255主程序生成的符号文件 * 选用EPM7128SQC160-6器件，编译后，打开MAX+plus11生成的报表文件8255.rep，可以看到器件内部资源的分配情况。EPM7128SQC160-6芯片有八个逻辑单元A、B、C、D、E、F、G和H。表9.3是八个逻辑单元的资源分配情况。 表9.3 八个逻辑单元资源分配情况 名称 阵列模块 逻辑单元 I/O 引脚 分配扩展 外部连接 A LC1 - LC16 14/16( 87%) 12/12(100%) 13/16( 81%) 32/36( 88%) B LC17 - LC32 15/16( 93%) 12/12(100%) 9/16( 56%) 35/36( 97%) C LC33 - LC48 14/16( 87%) 12/12(100%) 16/16(100%) 32/36( 88%) D LC49 - LC64 13/16( 81%) 11/12( 91%) 16/16(100%) 32/36( 88%) E LC65 - LC80 16/16(100%) 12/12(100%) 16/16(100%) 31/36( 86%) F LC81 - LC96 16/16(100%) 11/12( 91%) 16/16(100%) 27/36( 75%) G LC97 - LC112 16/16(100%) 8/12( 66%) 16/16(100%) 36/36(100%) H LC113 - LC128 16/16(100%) 6/12( 50%) 16/16(100%) 32/36( 88%) * EPM7128SQC160-6资源占用统计如下：专用输入引脚1/4，占用25%；输入输出引脚84/96占用87%；逻辑单元120/128，占用 93%；分配扩展64/128，占用 50%。 * 数据接收时，需引入hunt和idle两个信号，hunt为高电平时表示捕捉到起始位，idle为高电平时表示不在移位状态，利用这两个信号就可以产生接收所需要的移位时钟。 根据上述分析，UART的数据接收过程定义如下信号： rxhold：数据接收保持信号，标准逻辑向量型： std_ logic_vector (0 TO 7)； rxreg ：数据接收存储器，标准逻辑向量型： std_logic_vector (0 TO 7)； rxparity：数据接收校验位，标准逻辑型：std_logic； paritygen：产生数据接收校验位，标准逻辑型： std_logic； rxstop：数据接收停止位，标准逻辑型：std_logic； rxclk：数据接收时钟，标准逻辑型：std_logic； rxidle：数据接收空操作，标准逻辑型：std_logic； rxda