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ISE 环境下基于Verilog 代码的仿真测试 在Verilog 源代码编写完毕后，需要编写测试平台来验证所设计的模块是否 满足要求。ISE 软件提供了两种测试平台的建立方法，一种是使用HDL Bencher 的图形化波形编辑功能编写，即波形图仿真；另一种就是利用HDL 语言，即代 码仿真。由于后者功能更加强大，所以这里举例介绍基于Verilog 语言的测试平 台建立方法。 本例为一个计数分频时序电路，主要是将10MHz 的时钟频率分频为500KHz 的时钟，源代码的编写过程中需要定义一个计数器，以便准确获得1/20 分频。 第一步：建立工程后，编写如下源代码： module fenpin(RESET,F10M,F500K); input F10M,RESET; output F500K; reg F500K; reg[7:0] j; always@(posedge F10M) if(!RESET) begin F500K=0; j=0; end else