Cadence实验系列10Verilog设计平台NCVerilog.pptxVIP

Cadence 实验系列10_Verilog设计平台_NC-Verilog;大纲;Verilog-XL仿真器;NC-Verilog仿真器;优点： 业界第一的性能加快设计验证 64位机器上设计超过1亿门的芯片 用一体化的事务/信号视窗使效率最大化 集成化的代码覆盖保证全面的验证 通过完全兼容的升级到Incisive验证平台获得终极的验证速度和效率 来自超过30家ASIC供应商的经过认证的库保证精确性 缺点（个人认为）： Verilog代码编辑界面不友好;Nc-verilog 的各种常用的命令;Nc-verilog仿真器的工作过程;Verilog的编辑;保存好Verilog文件后，打开终端，键入nclaunch –new 开启仿真器;选择多步模式 Multiple Step;;点OK后;;VI编辑器;选中所有相关文件后，点击编译;描述前进行设定，Tools -elaborator;;;;;SimVision中你可以存储个别目标或者范围的仿真数据，使得仿真数据尽量少，因此需要设定探测类型。 选择顶层模块 -Simulation -Create Probe;;;???建成功，仿真结果数据将存在默认的库里;开始仿真;仿真结果，与Testbench有关;Design Browser 让你进入设计的各层，以及信号和变量的数据库;选择好要显示的信号后，点击 打开波形窗口;;;加信号举例;;Simulation -Reset to Start;;信号显示方式举例;Format- Radix/Mnemonic -Decimal…;创建新的信号显示方式;1。点击 新建Map 按钮，新建一个 mnemonic map. 2。 改变默认的进制，点击’h 不放然后选择’d. 3。 双击Values Matching…区域，输入0, 然后按Tab键，进入Relabel As… 区域。 4。 在Relabel As…区域, 键入名字，然后按Tab键进入下个目标的Values Matching…;点击Apply后便可以得到想要的信号显示方式;播放操作演示的屏幕录像;谢谢！