第3讲 模块的结构数据类型.ppt

第3章 模块的结构、数据类型、变量和基本运算符号 3.1 模块的结构 Verilog语言要点 3.2 数据类型及其常量和变量 * * Verilog结构位于module和endmodule声明语句之间，每个Verilog程序包括4个主要部分： 端口定义 I/O说明 内部信号声明 功能定义 module muxtwo(out,a,b,sl); input a,b,sl; output out; reg out; always @(sl or a or b) if(!sl) out=a; else out=b; endmodule 模块端口定义格式 module 模块名（口1，口2，口3，…） 引用模块的两种连接方法 （1）在引用时严格按模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名 （2）在引用时用“.”符号，标明定义时规定的端口名 不必严格按端口顺序对应 mytri tri_inst(.out(sout),.in(sin),.enable(ena)); mytri tri_inst(sout,sin,ena); I/O说明的格式 输入口 input[范围]; 输出口 output [范围]; 输入/输出口 inout [范围]; I/O说明也可以写在端口声明里。 module module_name(input in_port1,input in_port2, output out_port1,output out_port2); module test_width(b,a); input[6:5] a; output[3:2] b; assign b=a; endmodule 内部信号说明 reg[范围] 变量1，变量2…; wire[范围] 变量1，变量2…; 模块中实现逻辑功能的3种方法 assign assign c=ab; (2)用实例元件 and #2 u1(q,a,b); (3)用always块 assign语句是描述组合逻辑最常用的方法之一。 always块既可用于描述时序逻辑，又可用于组合逻辑。 (1)在Verilog模块中所有过程块（如initial块、always块）、连续赋值语句、实例引用都是并行的 (2)它们表示的是一种通过变量名互相连接的关系 (3)在同一模块中这三者出现的先后次序没有关系 (4)只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分 D触发器 module new_dff(q,clk,d); input clk,d; output q; reg q; always @(posedge clk) q=d; endmodule D触发器（带异步清除端） module new_dff2(q,clk,d,clr); input clk,d,clr; output q; reg q; always @(posedge clk or posedge clr) begin if(clr) q=0; else q=d; end endmodule D触发器（带异步清除端和使能端） module new_dff3(q,clk,d,clr,en); output q; input clk,d,clr,en; reg q; always @(posedge clk or posedge clr) begin if(clr) q=0; else if (en) q=d; end endmodule 4种逻辑值 0 1 z(高阻) x (不定值) 常量 在程序运行过程中，其值不能被改变的量称为常量。 1 数字 （1）整数 二进制整数 b或B 十进制整数 d或D 十六进制整数 h或H 八进制整数 o或O 3.2.1 常量 数字表达方式 位宽’进制数字 4’b1110 //4位二进制数 12’habc //12位十六进制数 16’d255 //16位十进制数 ’进制数字 采用默认位宽，与仿真器和使用的计算机有关（最小为32位） ‘hc3 //32位16进制数 ‘o21 //32位8进制数 数字 默认为十进制数 采用默认位宽，与仿真器和使用的计算机有关（最小为32位） //32位十进制数 （2）x和z值 一个x可以用来定义十六进制数的四位二进制数的状态, 八进制数的三位,二进制数的一位。z的表示方式同x类似。z