实验7计时电路设计剖析.docVIP

实验7 计时电路（数字钟）设计 实验目的 通过计时电路设计，让学生学习较复杂的数字系统的VHDL文本输入法和原理图输入设计法相结合的设计方法。 实验内容 计时电路原理如图1所示。计时电路的结构主要有3万分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6。设计中需要获得一个比较精确的100HZ（周期为1/100秒）计时脉冲。将3MHZ的输入频率送到CLKGEN进行3万分频后，使得到100HZ的频率由NEWCLK输出。将NEWCLK输出信号经过2个十进制计数器CNT10分频，得到1秒进位输出。1秒进位输出经过CNT10和CNT6构成的60分频器分频后，得到00～59秒的输出DOUT[7..4]和DOUT[3..0],并产生1分钟进位输出。1分钟进位输出经过由CNT10和CNT6构成的60分频器分频后，得到00～59分钟的输出DOUT[15..12]和DOUT[11..8],并产生1小时的进位输出。1小时进制输出经过24分频器CNT24分频后，经过LED7S24译码器译码后得到00～23小时输出DOUT[23..20]和DOUT[19..16]。 另外计时电路用CLR作为清除信号，当CLR=1时，计时电路记录的时间被清除。JS是用来校“小时”时间的输入端，JF是用来校“分”的输入端，JM是用来校“秒”的输入端。 编辑计时系统电路的原理图 由图1所示计时电路原理图