EDA第9章.ppt

* * * * * * * * * * * initial $monitor($time,,,clk=%d reset=%d qout=%d,clk,reset,qout); endmodule module counter(qout,reset,clk); //待测试的8位计数器模块 output[7:0] qout; input clk,reset; reg[7:0] qout; always @(posedge clk) begin if(reset) qout=0; else qout=qout+1; end endmodule 结果显示 计数器的仿真波形（ModelSim） 仿真结果 习 题 9 9.1 什么是仿真？常用的Verilog HDL仿真器有哪些？ 9.2 写出1位全加器本位和（SUM）的UDP描述。 9.3 写出4选1多路选择器的UDP描述。 9.4 `timescale 指令的作用是什么？举例说明 9.5 编写一个4位的比较器，并对其进行测试。 9.6 编写一个时钟波形产生器，产生正脉冲宽度为15ns负脉冲宽度为10ns的时钟波形。 9.7 编写一个测试程序，对D触发器的逻辑功能进行测试。 实验与设计 9-1 用ModelSim实现8位二进制加法器仿真 实验要求：用ModelSim实现8位二进制加法器仿真。