SDRAM时序测试规范V1.0.doc

SDRAM时序测试规范 编 制： 许军亮 审 核： 批 准： 瑞斯康达科技发展股份有限公司  文 件 维 护 日 志 修改日期 修改人 修改内容 确认人 2010-9-3 许军亮 首个版本 硬件测试部2010-09-03制定文档，版本1.0 CONTENTS 1 待测时序参数 1 2 测试仪器 2 3 参考电平 4 4 控制信号时序 5 5 地址信号时序 6 6 读写数据抓取 7 6.1 写数据抓取 9 6.2 读数据抓取 9 7 写数据时序 10 8 读数据时序 11 本文中的SDRAM指的是第一代SDRAM，有些内存厂商称其为SDR SDRAM，即Single Data Rate Synchronous DRAM（单倍数据流同步动态随机存储器同步动态随机存储器 当被测信号为逻辑1时，Tsetup=信号上升沿2V以后与时钟上升沿0.8V之间的△t；Thold=时钟上升沿2V以后与信号下降沿2V之间的△t； 当被测信号为逻辑0时，Tsetup=信号下降沿0.8V以后与时钟上升沿0.8V之间的△t；Thold=时钟上升沿2V以后与信号上升沿0.8V之间的△t。 控制信号时序 包括tCMS和tCMH。 测试点：控制信号包括CS#、RAS#、CAS#、WE#和DQM，对SDRAM来说，这些都是输入信号，在SDRAM芯片侧测试。测试点的选取尽量靠近SDRAM芯片输入管脚，测试时，根据测试需求可选取个别信号测试。 触发方式：用MSO4104示波器的两个模拟通道，分别连接待测控制信号和时钟信号，用控制信号的上升沿或下降沿触发，抓取CS#、RAS#、CAS#、WE#信号的低电平或DQM信号的高电平。 实测波形：以低电平信号为例。 tCMS： tCMH： 地址信号时序 包括tAS和tAH。 测试点：地址信号包括A0~A12、BA0和BA1，对SDRAM来说，这些都是输入信号，在SDRAM芯片侧测试。测试点的选取尽量靠近SDRAM芯片输入管脚，测试时，根据测试需求可选取个别信号测试。 触发方式：用MSO4104示波器的两个模拟通道，分别连接待测地址信号和时钟信号，同时，将CS#信号引入数字通道，设置CS#的低电平和被测地址信号的高电平（或低电平）为组合触发条件，抓取信号波形。 实测波形：以高电平信号为例。 tAS： tAH： 读写数据抓取 SDRAM时序测试的复杂性主要在于读写数据的时序，而读写数据时序测试的关键就是读写数据的抓取。 前文第2节中已经初步分析了读写数据的触发方式，即使用4个控制信号CS#、RAS#、CAS#和WE#的高低电平组合作为触发条件，这样就需要在被测单板上将这4个控制信号管脚用飞线引出。但是，从实际操作经验来看，同时从芯片引出这4个信号比较困难。如下图，SDRAM芯片多采用TSOP封装，管脚间距较小，且CS#、RAS#、CAS#和WE#这4个信号连续分布在19~16管脚，给焊接飞线造成很大的难度。 如果能够除去触发条件中RAS#或CAS#的其中一个，焊接飞线将变得相对容易。下面我们就以除去CAS#为例，即仅使用CS#、RAS#和WE#这3个控制信号作为触发条件，抓取读写信号的方法。 从真值表来看，如果仅以CS#、RAS#和WE#为判断条件，READ与NOP命令将无法区分，WRITE与BURST TERMINATE命令也无法区分，如下： 为了把这两组命令（READ与NOP，WRITE与BURST TERMINATE）区分开，需要再增加一个判断条件DQ。根据READ或WRITE命令有效时，DQ数据线上是否有有效的数据，以及有效数据与READ/WRITE命令的时序关系，可以从抓到的波形中筛选出有效的读或写数据。 下面分别说明读数据和写数据的抓取方法： 写数据抓取 写操作时，以突发长度BL（Burst Length）=4为例，见下面的写操作时序图，WRITE命令有效时，被测DQ数据线上会同步出现此次写操作的第一个数据，并连续突发写入BL=4个数据。 所以，写数据的抓取方法如下： 将CS#、RAS#、WE#信号引入MSO4104示波器的数字通道，CLK和被测DQ信号引入示波器的模拟通道。设置CS#低、RAS#高和WE#低为触发条件，用示波器的单次触发（Single）模式抓取信号。从触发时刻开始，到之后的BL个时钟周期结束，DQ数据线上的波形即为有效的写数据信号，从中选取一个方便测量建立和保持时间的波形即可。 【说明】连续“0”或连续“1”的信号波形，是无法测量建立和保持时间的。 读数据抓取 读操作时