XILINX语法约束举例说明.doc

XILINX语法约束举例说明 序号 页码 关键字 举例及描述 10 TIMESPEC/FROM TO TIMESPEC TS01=FROM FFS TO FFS 30; 时序约束TS01规定从触发器到触发器的最大时间为30ns 10 TIMESPEC/FROM TO TIMESPEC TS02=FROM LATCHES TO LATCHES 25; 时序约束TS02规定从锁存器到锁存器的最大时间为25ns 10 TIMESPEC/FROM TO TIMESPEC TS03=FROM PADS TO RAMS 70; 时序约束TS03规定从引脚到RAMS的最大时间为70ns 10 TIMESPEC/FROM TO TIMESPEC TS04=FROM FFS TO PADS 55; 时序约束TS04规定从触发器到引脚的最大时间为55ns 10 TIMESPEC/FROM TO TIMESPEC TS01 = FROM BRAMS_PORTA TO BRAMS_PORTB(gork*); 时序约束TS01规定所有符合下列所有条件的路径：1）从BRAMS_PORTA端口输出；2）从BRAMS_PORTB端口输入，并且BRAMS_PORTB端口的输出需要驱动与gork*相匹配的信号。 10 NET/TNM_NET NET X TNM_NET = BRAMS_PORTA groupA; 时序分组groupA包含所有由网络X驱动的BRAMS_PORTA端口路径。 10 NET/TNM_NET NET X TNM_NET = BRAMS_PORTB( dob* ) groupB; 时序分组groupA包含所有符合下列所有条件的BRAMS_PORTB路径：1) 由网络X驱动的BRAMS_PORTB端口；2) BRAMS_PORTB至少需要驱动1个与dob*匹配的信号。 10 INST/TNM INST Y TNM = BRAMS_PORTB groupC; 时序分组groupC包含所有实例Y下的BRAMS_PORTB的端口。 10 INST/TNM INST Y TNM = BRAMS_PORTA( doa* ) groupD; 时序分组groupD包含所有符合下列所有条件的路径：1）属于实例Y下的BRAMS_PORTA的端口；2）BRAMS_PORTA至少需要驱动1个与doa*匹配的信号。 10 TIMEGRP TIMEGRP groupE = BRAMS_PORTA; 时序分组groupE包含所有双端口RAM单元中的A端口。相当于BRAMS_PORTA ( * ) 10 TIMEGRP TIMEGRP groupF = BRAMS_PORTB( mem/dob* ); 时序分组groupF包含所有双端口RAM单元中的，输出端驱动信号中包含mem/dob*信号的B端口 10 名字限定语法 predefined group (name_qualifier [ name_qualifier ]) 预定义组名字限定语法。其中name_qualifier是包含全部层级的，并由相应原语驱动的网络。 22 NET/TNM_NET NET netname TNM_NET=[predefined_group ] identifier; 29 Verilog (*attribute_name*) 默认值为1。与(*attribute_name=1*)意义相同。 29 Verilog (* clock_buffer = IBUFG *) input CLK; 29 Verilog (* INIT = 0000 *) reg [3:0] d_out; 29 Verilog always@(current_state or reset) begin (* parallel_case *) (* full_case *) case (current_state) 30 Verilog (* mult_style = pipe_lut *) MULT my_mult (a, b, c); 32 疑问 NET $SIG_0 MAXDELAY = 10; NET $SIG_1 MAXDELAY = 12 ns; 疑问：上面是否应将$SIG_0 MAXDELAY改为$SIG_0 MAXDELAY 33 EXCEPT TIMEGRP input_pads=PADS EXCEPT output_pads; 时序分组input_pads是除output_pads分组外的所有引脚。 33 保留字 NET net OFFSET=IN 20 BEFORE CLOCK; 错误