陀螺解调.docVIP

整周期计数法 整周期计数法存在一些缺点： 抖动周期一般很难与导航周期做到同步，为了提高导航系统的抗干扰能力，系统所用陀螺的抖频一般都不同； 整周期计数法只能滤除抖动频率，对于其他噪声不能消除，所以为了消除此类噪声，一般加上一级低通滤波器。 此方法现在不常用，但在实验阶段可以衡量手段。另外还有长时间计数法，通过观察直线的斜率来判断方向。 倍频鉴向 通过实验发现，鉴向时钟至少为抖频最小周期的1/8。为了消除陀螺输出信号中掺杂的高频噪声，除了加光耦隔离外，可以在鉴向倍频电路前加一级初级滤波，但是它会带来时间延迟，如果系统允许的话可以加上。 图1、鉴向倍频电路 图2、初级滤波电路 延迟半个抖动周期 陀螺的抖动周期与生产厂家标定的不会完全一致，与它的工作环境有关，如：陀螺的固定安装件，工作电源，电磁环境等。可以采用D触发器级联延迟，也可以使用for循环语句来完成。 图3 延迟电路 脉冲叠加 倍频鉴向后会输出代表旋转方向的顺时针脉冲CW和逆时钟脉冲CCW，一般延迟半个抖动周期的CW和CCW脉冲计数进行减法，会消除半个周期内的抖频；同样延迟半个抖频的CCW和CW进行计数减法，也会消除半个周期内的抖频。脉冲叠加输出的信号，使得整个周期内都含有CW 和CCW，相当于把原有信号进行了8倍频。 图4 脉冲叠加电路 整周期计数 该模块主要完成对脉冲叠加模块输出信号的计数相减，采样信号为抖动周期的整数倍。经过整周期计数后，一般认为，把抖振频率消除了，输出信号只有代表待测加速度的频率计数。但是可能含有抖频引起的其他噪声。 抖动周期提取 module dclk(clk,a,b,dire); input clk,a,b; output dire; reg dire,cp; always @(posedge clk) begin state[1]=a; state[0]=b; prestate=state; if((prestate==2b00)(state==2b10)) begin cp=1;dire=1; end else if((prestate==2b10)(state==2b11)) begin cp=1;dire=1; end else if((prestate==2b11)(state==2b01)) begin cp=1;dire=1; end else if((prestate==2b01)(state==2b00)) begin cp=1;dire=1; end else if((prestate==2b00)(state==2b01)) begin cp=1;dire=0; end else if((prestate==2b01)(state==2b11)) begin cp=1;dire=0; end else if((prestate==2b11)(state==2b10)) begin cp=1;dire=0; end else if((prestate==2b10)(state==2b00)) begin cp=1;dire=0; end else begin cp=cp;dire=dire; end end endmodule (2)可逆计数器 可逆计数器是由两个增计数器、寄存器和减法器组成。 使能信号的产生-使能信号是抖动周期的整数倍。 module clk_en(clk,enable,en_clk); input clk,enable; output en_clk; reg en_clk; reg[15:0] cnt; parameter N1=50; parameter N2=52; always@(posedge clk) begin if(enable==0) begi