【2017年整理】Veri与log语言的基本语法规则.pptVIP

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2017-06-11 发布于浙江
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【2017年整理】Veri与log语言的基本语法规则.ppt

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【2017年整理】Veri与log语言的基本语法规则

2.3.1 Verilog语言的基本语法规则 2.3.2 变量的数据类型 2.3.3 Verilog程序的基本结构 2.3.4 逻辑功能的仿真与测试;硬件描述语言HDL(Hardware Description Languag ) 类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。HDL是高层次自动化设计的起点和基础.; ;2.3.1 Verilog语言的基本语法规则 ;为了表示数字逻辑电路的逻辑状态，Verilog语言规定了 4种基本的逻辑值。 ;5．常量及其表示;2.3.2 变量的数据类型;寄存器型变量对应的是具有状态保持作用的电等路元件,如触发器寄存器。寄存器型变量只能在initial或always内部被赋值。;2、每个模块先要进行端口的定义，并说明输入（input)和输出（output),然后对模块功能进行描述。;模块定义的一般语法结构如下：;端口类型说明;2.3.4 逻辑功能的仿真与测试