项目三总结报告.docVIP

应用电子技术专业项目化课程 《EDA技术》 项目三 总结报告 频率计的设计 班 级： XXXXX 姓 名： XXXXX 学 号： XXXX 指导老师： XXXXX 一、实验目的 设计一个四位十进制频率计，其测量范围为99MHz。具有按键设置量程功能，量程分10K、1000K和100M四档。采用记忆显示方式，由四个数码管显示待测信号频率值。 二、实验仪器 EDA技术实训箱，电脑；万用表，信号发生器；多媒体教学设备等。 三、实验要求 1.设计一个四位十进制频率计，其测量范围为99MHz。 2.具有按键设置量程功能，量程分10K、1000K和99M四档。 3.采用记忆显示方式，由四个数码管显示待测信号频率值（带小数点）。 4.用层次化设计方法设计该电路，用VHDL语言编写各个功能模块。 5.用EDA实训系统下载验证。 6.完成工作页和项目总结。 四、训练目标 (一) 专业能力目标： 1.训练VHDL语言常用电路的编程能力，如计数器，选择器，动态显示等； 2.电路模块化设计能力； 3.电路调试与故障排查能力。 （二）方法能力和社会能力目标： 1.具有查阅资料能力、自学能力、观察能力和解决问题的能力。 2.具有团队协作能力、交流与表达能力、计划组织能力、安全文明生产等职业素养。 五．四位十进制频率计设计 1.VHDL语言编程： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishuqi is port(ctp,clkls,nreset:in std_logic; co:out std_logic; qhh:out std_logic_vector(3 downto 0); qhl:out std_logic_vector(3 downto 0); qlh:out std_logic_vector(3 downto 0); qll:out std_logic_vector(3 downto 0)); end jishuqi; architecture behave of jishuqi is signal qhg,qhd,qlg,qld:std_logic_vector(3 downto 0); begin co=0when(qhg=1001 and qhd=1001 and qlg=1001 and qld=1001 and ctp=1) else1; process(ctp,clkls,nreset) begin if (nreset=1)then qhg=0000; qhd=0000; qlg=0000; qld=0000; elsif (clklsevent and clkls=1) then if (ctp=1) then if qld9 then qld=qld+1; else qld=0000; if qlg9 then qlg=qlg+1; else qlg=0000; if qhd9 then qhd=qhd+1; else qhd=0000; if qhg9 then qhg=qhg+1; end if; end if; end if; end if; end if; end if; qhh=qhg;qhl=qhd;qlh=qlg;qll=qld; end process; end behave; 2.波形图仿真： 注：该波形图实现的是四位十进制计数器。 六．动态扫描电路 VHDL语言编程： library ieee; use ieee.std_l