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第五讲-VGA显示实验
可编程逻辑器件实验
第五部分：VGA显示实验
郭杰
2011-10
FPGA and ASIC Technology © 2009 Xilinx, Inc. All Rights Reserved
Comparison - 1
模块与端口
模块：基本单元定义成模块形式 module DFF (q, qb, d, clk, clr);
// 端口说明
module module_name (port _list) ; output q, qb;
Declarations_and_Statements input d, // input data
endmodule clk, /*input clock */ clr;
端口队列port_list列出了该模块通过 reg q;
哪些端口与外部模块通信。 wire qb, d, clk, clr;
三种端口： /*
input (输入端口) clk is posedge and
clr is active low
output (输出端口)
*/
inout (双向端口) assign qb = !q;
三类(class)数据类型： always @(posedge clk or negedge clr)
net(连线): 表示器件之间的物理连 物理意义 if(!clr)
接 和行为都 q = 0;
register(寄存器) ：表示抽象存储 有差别 else
元件
q = d;
parameter(参数): 运行时的常数
FPGA and ASIC TechnologyFPGA and ASIC Technology © 2007 Xilinx, Inc. All Rights Reserved© 2007 Xilinx, Inc. All Rights Reserved© 2009 Xilinx, Inc. All Rights Reserved endmodule
ComparisonComparison -- 22
(run-time constants)
模块与端口
端口
模块的端口可以是
input(输入端口)、output (输出端口) 或者inout (双向端口)；
缺省的端口类型为wire型；
output或inout能够被重新声明为reg型，但是input不可以；
线网或寄存器必须与端口说明中指定的
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