基於硬体模拟的软体调试方法 - Mentor.PDFVIP

基於硬體模擬的軟體調試方法 作者：Lauro Rizzatti ，驗證顧問 現今 ，超過90%的系統晶片 （SoC)設計包含一個或多個嵌入式處理器 ，這些嵌入式 處理器必須在流片前就必須在實際的應用環境下進行測試。充分驗證SoC 的功能的實現需 包含某種程度的嵌入式軟體。這正是事情變得複雜的原因。 按照電腦協會 （ACM)的資料 ，每8 至 12 行新軟體原始程式碼中通常會出現一個錯 誤。Debug 完畢後，源碼錯誤率下降至每 100 行僅出現 1 至5 處錯誤。值得注意的是，用 於驗證的任何有意義的軟體都應該有幾千行原始程式碼，嵌入式軟體出現的漏洞也將高達 100 個。 儘管存有該問題，但仍未找到解決方法。現今利用硬體模擬進行軟體調試是一個必要的 選項，因為工具能提供巨大的處理能力 。但是該解決方案花費頗高。考慮到軟體開發團隊在 數量上遠遠超過硬體設計團隊。因此，我們很容易得出這樣一個結論：該工具投資將劇增。 有方法突破該難題嗎？答案是肯定的 ，就是進行一次線上的硬體模擬後，實際的軟 體調試都轉入離線方式進行調試。實際上，遵循該模式的方法早已被用於硬體調試：先在 硬體加速器上線上收集波形，然後利用波形進行離線的調試。 本文還探討了進行軟體調試的技術細節 ，以及使用最先進的硬體模擬系統的好處。 進行軟體調試的最常見的技術是通過JTAG 探針 ，它可以實際地或虛擬地連接到待 驗證設計 （DUT) 。另一種選擇是使用基於跟蹤的方法，從DUT 收集資訊，然後以表格形 式提交給開發人員，以便協助他們觀察軟體的運作過程。 JTAG 物理實體連接 最基本的調試可通過連接JTAG 探針到硬體加速器裡的DUT 來實現。來自DUT 的 JTAG 信號被收集到安裝在硬體加速器上的I/O 卡，將一個JTAG 物理探針與這些I/O 連接。 這個探針連接一個調試器，控制和檢查運行在一個或多個處理器上的軟體。 該方法的主要優點是它對於大多數開發人員來說較容易理解 ，因為其工作方式和在 開發板上使用探針調試的運行方式幾乎相同。另一優點是，探針使用的JTAG 協定通常不 受硬體加速器較慢的運作頻率影響。當連接物理設備到硬體加速器中運行的虛擬設計時， 需要降低頻率和資料速率，以匹配硬體加速器中的設計執行速度，通常比實際速率低 10 到 100 倍。對於許多設備，這可能是一項極具挑戰性的操作。幸運的是，對於 JTAG ，降 低時鐘頻率以匹配硬體加速器是一個簡單的問題。 使用探針進行軟體調試和使用物理開發板執行軟體是相同的 ，儘管有點慢。代碼可 以下載到設計，可以設置中斷點，可以檢查和更改變數、寄存器和記憶體。開發人員可以 通過連續執行或單步執行來調試代碼。 例如Mentor Graphics 的Veloce2 硬體模擬系統。它提供了一個常規的JTAG 物理連 接來實現這個軟體調試方法 ，雖然JTAG 物理連接存有一些缺點。 首先 ，雖然JTAG 協議幾乎允許任何運作時脈 ，但許多探針無法支援時脈啟動和停 止。如果硬體加速器啟動和停止，則存在探針連接中斷的風險。模擬器可以停止運行，允 許硬體開發人員上傳信號資料、調試硬體，或者它可能停下來讓借助開放式驗證方法學 （OVM)或通用驗證方法學（UVM)測試平臺計算新的測試激勵以輸入硬體模擬器內。隨著 測試平臺愈加複雜，這種現象會越來越常見。 第二個缺點是 ，JTAG 連接具有獨佔性 ，將影響正在調試的設計狀態。對於某些錯 誤類型，這是一個無相關的問題。但是對於其他錯誤類型，這卻是一個重要問題。 JTAG 探測針將處理器設置成調試模式 ，連續轉入命令和轉出結果 ，完成其工作。 這一過程所需的時間取決於JTAG 掃描鏈的長度，根據不同的處理器和設計而變化。即使 簡單的操作也需要成千上萬的時鐘週期，而複雜的操作則需要數以百萬計的時鐘週期。 這意味著很難將硬體設計動作和處理器內部軟體中正在進行的動作關聯在一起。硬 體加速器可停止時鐘上傳資料來觀察硬體內部發生的情況。一旦硬體時鐘停止，則探針使 用的JTAG 時鐘也會停止。這意味著如硬體調試可見，軟體調試器則被凍結。當軟體調試 器正在運行，則無法查看硬體狀態。 JTAG 的獨佔性本質以及它對多核同步的影響使得多核調試較難執行。 JTAG 虛擬連接 替代JTAG 物理連接