数位积体电路雏型制作报告 实习项目：期末报告 学号：4980K026 姓名 ....DOCVIP

數位積體電路雛型製作報告 實習項目：期末報告 學號：4980K026 姓名：王凱幼 指導老師：杜 勇 進 老師 數位電路設計四種描述層次為何？ Switch level：最低層次，設計者需知道電晶體的元件特性。 Gate level：模組是由Logic gates所構成的，使用原始閘以及使用者定義模組的實例(instantiation)。 Dataflow level：說明資料如何在暫存器中儲存和傳送，和資料處理的方式，使用具有關鍵字assign之連續指定敘述。 Behavioral level：只考慮模組中的功能和函數，不必考慮硬體方面的詳細電路，如同是在寫C語言一樣。使用具有關鍵字always之程序指定敘述。 Verilog上機步驟為何？ 建新專案 編輯原始檔 語法檢查 編輯模擬檔 行為模擬 指定接腳 實作 燒錄檔 下載執行 Procedural assignments 分成那兩種？有何不同？ 限定指定(blocking assignment)：依照在循序區塊的位置，依序執行。一般用於模擬測試(testbench)中。使用符號為“=”。 無限定指定(nonblocking assignment)：不受敘述位置的影響，用在設計當中較能符合設計的要求，使用符號為“=”。 在always 區塊主要用那兩種指令？ if(條件敘述) case(多路徑分支) 寫出下列英文縮寫原文及中文意義 HDL 硬體描述語言(Hardware Description Language) FPGA 現場可程式化閘陣列(Field Programmable Gate Array) ASIC 特殊用途積體電路 (Application Specific Integrated Circuit) //function: 00-59往上數 `timescale 1ns / 1ps module count00_59( clkm, reset, bcd ); input clkm,reset; output [7:0] bcd; reg [7:0] counter; always@( posedge clkm or negedge reset ) begin if ( ! reset ) counter = 8h00; else begin if ( counter[3:0] == 4h9 ) //個位數等於9 begin counter[3:0] = 4h0; //個位數歸零 counter[7:4] = counter[7:4] + 1;//十位數加1 end else counter[3:0] = counter[3:0] + 1; //個位數加1 if ( counter == 8h59) //已上數至59 counter = 8h00; //歸零 end end assign bcd = counter; endmodule //////////////////////////////////////////////////// //project name: ch22/disp_mux //function: 多工掃描顯示電路 `timescale 1ns / 1ps module disp_mux( input wire clk,reset, input [7:0] in3,in2,in1,in0, output reg [3:0] an, //enable output reg [7:0] seg //7 segments ); // 掃描頻率=40Mhz/2^16=610.35Hz=1.638ms localparam N = 18; reg [N-1:0] q_reg; wire [N-1:0] q_next; //N bit 計數器，當除頻用 always@( posedge clk, negedge reset ) if ( ~ reset ) q_reg = 0; else q_reg = q_next; // next state logic assign q_next = q_reg + 1; //計數高二位元，控制七段那一亮 always @* case ( q_reg[N-1 : N-2] ) 2b00 : begin an = 4b1110; //個位數 seg = in0; end 2b01 : begin an = 4b1101; //十位數 seg = in1; end 2b10 : begin an = 4b1011; //百位數 seg = in2; end 2b11 : begin an = 4b0111; //千位數 seg = in3; end