z3第四篇Veriolog HDL语句.ppt

第四章 Verilog HDL的基本语句 Verilog HDL可以用于仿真、综合的语句只是HDL语言的一个子集。不同的仿真器、综合器支持的HDL语句集不同。 Verilog HDL的语句包括： （1） 赋值语句Assignments 连续赋值语句（Continuous assignments） 过程赋值语句（Procedural assignments） （2） 条件语句（Conditional statement) if-else，case (3) 循环语句 for ，repeat，while，forever （4） 语句块语句（Block statements） 串行块(begin-end) 并行块（fork-join） （5） 结构化语句（Structured procedures） initial语句 always语句 （6）task任务和function函数 4.1 赋值语句Assignments 4.1.1 assign连续赋值语句 用于对wire型变量进行赋值。 描述语法为： assign ＃[delay] 线型变量 = 表达式 ; delay是门延时 例 四位加法器的verilog的描述： module adder (sum_out, carry_out, carry_in, ina, inb); ? output [3:0] sum_out; output carry_out; ? input [3:0] ina, inb; input carry_in; ? wire carry_out, carry_in; wire [3:0] sum_out, ina, inb; ? assign {carry_out, sum_out} = ina + inb + carry_in; endmodule 4.1.2 过程赋值语句 用于对寄存器类变量赋值，没有任何先导的关键词，而且只能够在always语句或initial语句的过程块中赋值。 其基本的描述语法为：1) 寄存器型变量 = 表达式 ; // 阻塞型过程赋值2) 寄存器型变量 = 表达式 ; // 非阻塞性过程赋值 采用阻塞型过程赋值方式的描述： // 过程赋值语句 always @( in1 or in2 ) out2 = in1 in2; 阻塞型赋值语句与非阻塞型赋值语句的比较 module block_nonblock (dataout_a, dataout_b,dataout_c, dataout_d, data_in, clock ); input data_in,clock; output dataout_a, dataout_b; output dataout_c, dataout_d;? reg dataout_a, dataout_b; reg dataout_c, dataout_d; ? always @(posedge clock) //block assignment begin dataout_a = data_in; dataout_b = dataout_a; End 阻塞型赋值语句与非阻塞型赋值语句的比较 ? always @(posedge clock) // nonblock assignment begin dataout_c = data_in; dataout_d = dataout_c; end ? endmodule 阻塞型赋值语句与非阻塞型赋值语句的比较 阻塞型赋值语句 4.2 条件语句（Conditional statement） 1. if-else语句 if-else语句是用来判断所给的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。Verilog HDL语言共提供了3种形式的if-else语句。 （1）if（表达式） 块语句1； （2）if（表达式） 块语句1； else 块语句2； （3）if （表达式1） 块语句1； else if（表达式2） 块语句2； else if（表达式3） 块语句3； … el