VHDL数字秒表设计.docVIP

课程设计(综合实验)报告 ( 2014 -- 2015 年度第 一 学期) 名 称： EDA技术及应用—VHdl版 题 目： 数字秒表的设计 院 系： 班 级： 学 号： 学生姓名： 指导教师： 设计周数： 成 绩： 日期： 2015年1月21日 《VHDL语言与数字系统设计》课程设计 任 务 书 一、 目的与要求 本课程设计是学生在完成数字电子技术基础课程的学习后，使用ＶＨＤＬ硬件描述语言件进行数字系统设计的实践课程。并进一步理解基于QUARTUS软件进行VHDL数字系统设计的一般流程，掌握VHDL语言的基本语法，掌握典型组合逻辑电路和典型时序逻辑电路的基本模块描述方法。从而能够独立开发小系统的数字系统设计。 二、 主要内容 VHDL的基本知识:实体,结构体,数据类型,对象. VHDL的描述方法:行为描述,数据流描述,结构描述. 组合逻辑电路和时序逻辑电路的VHDL模型 QUARTUS软件的基本使用方法 数字系统设计实例 三、 进度计划 序号 设计(实验)内容 完成时间 备注 1 语法介绍 第1-2天 2 全加器，半加器设计和调试 第3天 3 数字综合系统设计 第4-8天 4 撰写实验报告 第9-10天 四、 设计（实验）成果要求 熟练运用Quartus完成数字系统设计的一般流程。 完成电子综合系统的VHDL描述，编译，以及功能仿真验证，包括数字秒表，交通信号灯，数字钟，密码锁，拔河器，抢答器，彩灯显示等小系统的编译和仿真 完成实验报告总结 五、 考核方式 1. 口头答辩+ 2. 现场演示 +3. 书面报告 学生姓名： 指导教师： 年 月 日 目录 课程设计 一、课程设计 秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分，十分，所以共有六个计数器与之对应，六个计数器的输出全部为BCD码，这样可以和显示译码器链接，当计时达到60分钟后蜂鸣器响10下。 秒表的控制端。 秒表要能实现随时启动、暂停和归零，因此需要有相关的驱动信号和归零信号。 秒表计时的实现。 首先需要获得精确的100HZ计时脉冲，以及各计数器之间的链接，实现进位；每一个计数器的码要通过转换实现在数码显示管上显示。 设计（实验）正文 相关程序 1.1产生100HZ的时钟源程序。 library ieee; use ieee.std_logic_1164.all; entity div is port(clk,clr:in std_logic; q:buffer std_logic); end entity div; architecture art of div is signal count:integer range 0 to 10#29999#; begin process(clr, clk) begin if clk event and clk=1 then if clr=’1’ then count=0; elsif count=29999 then count=0; count=0; q=not q; else count=count+1; end if; end if; end process; end architecture art; 1.2十进制计数器- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee,std_logic_arith.all; entity count10 is port(clk,clr,start:in std_logic; da