数字逻辑第六章.pptVIP

6.5.2中规模移存器构成串－并变换器 串行—并行转换的关键在于控制信号的产生。保证能够在所需的数据都移入移存器时实现并行输出 。 当系统复位时，74LS169、74LS164、74LS374的输出都为“0”。此时或门的输出为“0”，74LS374被写入全“0”状态。第一个时钟脉冲到达后，串行数据进到74LS164的第一位，但74LS169的输出QCQBQA变为001，或门输出为“1”，74LS374写入被禁止，直到第八个脉冲到达后，8位数据全部进入74LS164，此时74LS169的输出为全“0”，数据再次写入74LS374。 计数器74LS169用来产生控制串行移位和并行输出的控制信号，当计数器的低3位输出经过一个或门，产生寄存器所需要的写入数据控制信号。当计数器低3位进入状态000时，或门输出0，使得寄存器处于可以写入数据的状态，在时钟有效时，将并行数据写入寄存器，其它时刻寄存器的输出不变。 6.5.3中规模移存器构成并－串变换器 通过逻辑电路控制并行数据的置入时机，当前一组数据全部移出时开始置入第二组数据。 用计数器74LS169产生移位／预置的控制信号。计数器低3位的输出接一个与非门，计数器低3位处于111状态时，与非门的输出等于0，可以用来控制移位寄存器的端，实现并行输入，当计数器的低3位不是处于111状态时，与非门输出为1，移位寄存器进行移位操作。所以，每当8位数据中的最后一位移位到最后—个触发器时，下一个时钟到来时，就实现并行输入，然后，再进行串行移位和串行输出。 图6.5.4（a）是在通信设备中较多使用的并行数据变为串行数据电路。它将采集的一些并行数据（例如电话交换机的摘挂机信息）变为串行数据，通过串行总线（ST-BUS，见例6.3.8）送到数据处理系统进行处理。图6.5.4电路中时钟为2.048MHz， 为第0时隙的时隙分配信号，即由 确定将数据送到ST-BUS（串行数据输出）的第0时隙 经74LS74-1（74LS74为双D触发器）延迟半个时钟周期后，其输出 送到74LS126（4三态缓冲门）的使能端，使74LS126的输出为低阻状态（输出信号），同时 送到74LS74-2的输入端。经74LS74-2再延迟半个周期且反相后（ ）送到74LS166的移存/预置（ ）端。 6.5.4中规模移存器构成计数器 应用移位寄存器控制端 ，选择合适的并行输入数据值和适当的反馈网络，可以实现任意模值M的同步计数器。 74LS195构成的模12计数器 由QD作为串行数据 输入， 作为J输入，构成伪随机码发生器。通过选择适当的状态，当检测到该状态时使移位寄存器实现预置。选择不同的状态和预置值可以改变计数周期。 反馈使用的是“同或” 模12的计数器的状态转移表。 6.5.5中规模移存器构成分频器 移位寄存器和译码器可以构成可控计数分频器。 3分频，方波？ 6.5.6中规模移存器构成序列信号发生器 一般构成序列信号发生器时，需要将各级触发器的输出连接到反馈电路，通过反馈电路对第一级触发器产生反馈信号。多数情况下会要求从某些触发器的 端取得信号。 而中规模移位寄存器一般都不提供 端的输出信号。这就可能使用很多反相器。 用数据选择器作为反馈电路，可以解决这个问题，因为数据选择器的地址输入不需要反相信号。虽然在输入数据变量大于数据选择器的地址端时，数据选择器的数据输入部分还可能需要一些反相信号，但是数量较少。 例6.5.2 用中规模移位寄存器和数据选择器设计一个序列信号发生器，输出序列为： 0110011110001001 解：由于序列的长度是16，先选寄存器最小位数，选择4。将序列信号分4个一组，共16组，检查是否有重复组合： 0110、 1100、 1001、 0011、 0111、 1111、 1110、 1100、1000、 0001、 0010、 0100、 1001、 0010、 0101、 1011 16组代码中有些代码组合出现了两次，例如1100，所以再用位数等于5来试验，新写出的16组5位代码组合，由于没有重复，可以用5位的移位寄存器。 选用5位移位寄存器74LS96，－－－可以并行预置的移位寄存器。 74LS96的信号输入控制端PE来实现移位和预置的控制。即，PE＝0时为串行移位，PE＝1时为并行预置。DATA为移位数据输入端。 要求中不需要并行预置，PE端可以固定接地。 列出状态转移表： （DATA为串行数据输入端） 状态转移表 画出DATA的卡诺图，首先要选则数据选择器的地址输入。现选