基于FPGA的电子秒表设计.doc

基于FPGA的电子秒表设计 摘 要 简而言之，电子秒表的工作原理就是不断输出连续脉冲给加法计数器，而加法计数器通过译码器来显示它所记忆的脉冲周期个数。电子秒表是日常生活中比较常见的电子产品秒表的逻辑结构主要由等组成 整个秒表需有一个 启动信号和一个 信号 ，以便秒表能随意停止及启动 计数器的输出全都为BCD码输出， 显示译码器连接。 关键字：74LS00 555定时器 RS触发器 BCD码 目 录 摘 要 2 一、 引言 4 （一）设计的背景 4 （二）设计实现的基本功能 5 （三）设计的结构安排 5 二、系统硬件设计 6 （一）总体设计 6 （二）555定时器简简介 10 （三）基本RS触发器 11 （四）功能测试 13 三、 系统软件设计 15 (一) 设计方案 15 （二）分频模块 15 （三）计数模块 17 （四）启停控制模块 18 （五）显示控制模块 19 （六）编译仿真 20 参考文献 23 致 谢 24 引言 设计的背景 秒表计时器是电器制造，工业自动化控制、国防、实验室及科研单位理想的计时仪器，他广泛应用于各种继电器、电磁开关、控制器、延时器、定时器等的时间测试。 有关电子秒表的发展历史，大致可以分为三个演变阶段。 1、从大型钟向小型钟演变。2、从小型钟向袋表过度。3、从袋表向腕表发展。 每一阶段的发展都是和当时的技术发明分不开的。 1088年，当