二．通信原理课程设计课题.PDFVIP

二．通信原理课程设计课题 课题一 数字基带信号HDB3 码的编码器设计与建模 HDB3 编码器建模的难点之一是判断插“B ”，实现中可利用寄存器，首先把 信码存入寄存器，同时设置一个计数器计两个“V ”之间“1”的个数，经过4 个 码元后，由判偶电路给寄存器发送是否插“B ”的信号，实现插入“B ”的功能。 设计示例 本设计思想不需要首先把消息代码变换为AMI 码，然后进行V 符号和B 符号 的操作，而是按照HDB3 编码规则直接对消息代码进行插入“V ”符号和“B ”符 号的操作，最后再实现单极性变双极性的信号输出，这样可以减少寄存器的数量。 HDB3 码编码器模型 图1-1 HDB3 码编码器模型 插“V ”模块的建模 实际上是对消息代码中的四连 0 串的检测，当出现四个连0 串时，将第四个 “0 ”变换成符号“V ”，其它情况下则保持消息代码的原样输出。为建模方便，用 “11”标识“V ”，用“01 ”标识“1”，用“00 ”标识“0 ”。 流程图 图1-2 插“V ”符号流程图 1 插“B ”模块的建模 功能是保证附加“V ”符号后的序列不破坏“极性交替反转”造成的无直流特 性，即当相邻“V ”符号之间有偶数个非0 符号时，把后一小段的第 1 个“0 ”变 换成一个“B ”符号。用“10”标识“B ”。 流程图 图1-3 插“B ”符号流程图 插“B ”模块是这个设计的一个难点，因为它涉及到一个由现在事件的状态决 定过去事件状态的问题。其次还有如何确定是“1”，还是“V ”的问题。处理难点 的思路是：首先把码元(经插“V ”处理过的)放入一个4 位的移位寄存器里，在同 步时钟的作用下，同时进行是否插“B ”的判决，等到码元从移位寄存器里出来的 时候，就可以决定是应该变换成“B ”符号，还是照原码输出。因此，在程序的结 构中可进行元件声明，调用库里的D 触发器来实现延迟作用。 2 单极性变双极性的实现 根据HDB3 的编码规则，“V ”的极性是正负交替的，余下的“1”和“B ”看 成为一体且极性交替，同时满足“V ”的极性与前面的非零码极性一致。 已规定：“11”标识“V ”，“10”标识“B ”，“01 ”标识“1”，“00 ”标识“0 ”。 图1-4 单/双极性变换控制流程图 仿真软件无法识别“-1”，因此采用双相码来分别表示“－1”，“+1 ”和“0 ”， 要想得到所需要的结果，仅仅在最后加一个硬件（如四选一数字开关 CC4052 ）， 就可以将程序中所定义的“00 ”、“01 ”和“11”分别转换成0、+1 和-1，从而达到 设计所需结果。 3 课题二 数字基带信号HDB3 码的译码器设计与建模 译码原理：根据编码规则，V 脉冲与前一个脉冲同极性。因而可从所接收的 信码中找到V 码，V 码与前面的三位代码必然是取代码，在译码时，需要全部复 原为四连0 ，完成了扣V 扣B 功能。 设计示例 HDB3 译码器的模型框图 图2-1 HDB3 译码器模型 双/单极性变换电路：正负整流电路分别提取正负电平码部分。 V 码检测电路：V 脉冲必然是同极性脉冲。当无V 脉冲时，传号脉冲“+1 ” 和“-1”交替出现。当连续出现两个“+1 ”或“-1”时，则后一个一定是V 脉冲。 时钟提取电路用于提取同步时钟。见课题八。 扣V 扣B 电路在V 脉冲和同步时钟的控制下，完成扣V 扣B 的功能。 V 码检测模块的建模 +V 码检测： 图2-2 +V 码检测模型框图 为方便起见，设从正、负整流电路输出的信号分别为+B 、-B 。 当+B 的上升沿到来时，对输入的+B 脉冲进行计数，当计数值等于 2 时，输 出一个脉冲作为+V 脉冲，同时计数器清