数字逻辑设计及应用复习课.pptVIP

* * * * * * * * * * * * * * ROM,RAM.用单片机的理论讲 * * 数字逻辑设计及应用复习课 试卷构成： 1 填空（12×2＝24分） 2逻辑函数化简（2×6＝12分） 3,4,5,6,7分析设计题（54分） 8Verilog 设计（1×10＝10分） * 掌握常用二-十的转换 掌握基本逻辑运算，原码，反码，补码 各种常见编码，8421码等 各种基本逻辑运算 二进制数据的传输方式 1.数字逻辑基础 * 课后练习 1.4.1 * 1、熟悉逻辑代数常用基本定律、恒等式 和规则。反演律等 2、掌握逻辑代数的变换和卡诺图化简法； 2 .逻辑代数与硬件描述语言基础 * * 2.2.3 用卡诺图化简下列各式（6） * 练习 P64 2.1.4 P65 2.2.3 * 熟练掌握：基本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）和传输门的逻辑功能。 3. 逻辑门电路 * 1.熟练掌握组合逻辑电路的分析方法和设计方法 数字电路的分类，时序逻辑电路与组合逻辑电路的区别 2.掌握编码器、译码器(138)、数据选择器(151) 逻辑功能及其应用，并能根据设计要求完成电路的正确连接。 3.竞争冒险现象的相关知识 4 组合逻辑电路 * 4.4.6 用译码器74HC138和适当的逻辑门实现函数F= * 4.4.21 应用74HC151实现如下逻辑函数 * 练习 P196 4.4.5,4.4.6,4.4.7,4.4.9 P198 4.4.20,4.4.21,4.4.29 * 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 5 锁存器和触发器 * 练习 P240 5.4.1,5.4.5,5.4.7 * 2、熟练掌握时序逻辑电路的分析方法 1、熟练掌握时序逻辑电路的描述方式及其相互转换。 3、熟练掌握时序逻辑电路的设计方法 4、熟练掌握典型时序逻辑电路计数器、移位寄存器的逻辑功能及其应用。 6 . 时序逻辑电路的分析与设计 5、数字逻辑电路的分类，时序电路的分类。 * 习题 计数器的进制（模）与触发器个数的关系，编码位数与编码总数的关系 161组成的计数器的分析（状态图）与判断（几进制） * 6.2.5 分析图所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。 * 74LVC161逻辑功能表 输 入 输 出 清零 预置 使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 * H H L × × × × × × 保 持 * H H × L × × × × × 保 持 * H H H H ↑ × × × × 计 数 * CR的作用？ PE的作用？ * 用集成计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中 有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈清零法 * (2) 反馈置数法 * 例6.5.1 试用74LVC161构成模216的同步二进制计数器。 * 使用VERILOG HDL完成同步12进制计数器设计 module m9 (CP,CR,Q); //模块名（端口） input CP,CR; //定义输入信号 output [3:0] Q; //定义输出信号 reg [3:0] Q; //数据类型说明 always @(posedge CP or negedge CR) //定义触发条件 if (~CR) Q=4‘b0000; //异步复位 else //时钟上升沿有效 begin if (Q=4‘b1011) Q=4’b0000; //定义计数范围 else Q=Q+1‘b1; //定义计数过程 end endmodule * 练习 P321 6.2.3,6.2.4,6.2.5,6.2.6 * 存储器、复杂可编程逻辑器 和现场可编程门阵列 掌握半导体存储器字、位、存储容量、地址、等基本概念。 * 习题 P383 7.1 * 2、了解由555定时器组成的多谐、单稳、施密特触发器的电路、工作原理及外接参数及电路指标的计算。 1、了解多谐振荡器、单稳态触