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超大规模集成电路的设计发展趋势 超大规模集成电路的设计发展趋势 摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字：超大规模集成电路 发展趋势 SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。 近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目前，一个双极随机逻辑的VLsl，每片已包含有5。。O个门电路。若芯片的最大面积为50平方毫米的话，封装密度已达每平方毫米100个门的密度。据估计，今后几年内，在继续加大芯片面积，减小尺寸的惰况下，密度可提高到每片包含门的数量达一万个以上，如图].1.2所示。 2.降低成本 用Lsl替换551/Msl逻辑电路后，其优越性首先表现在低成本上。因为它将大大减少系统元件的用量，简化系统组装和降低系统成本。例如，当前一个包含有100。~1500个门的门阵列大约可替换60~80个74Lsl组件，这将节省原有器件费用的80%左右，并且由于组件数量的减少，使印制电路板的数量和人工装配费用以及系统维护(包括通风、冷却和备分器件)等费用也将大大减少。 3.提高可靠性 系统内部元件用量的减少，组装级数的减少，硬走线连接端点的减少都对可靠性的提高有着直接的重大影响。而且目前看来，设计者还不满足于上述的提高，他们在体系设计中还采取各种措施。例如，在芯片设计中设计了专门检测错误和校正错误的电路，以此来提高系统的可靠性，几乎没有不采用奇偶与_ECC校验的系统。 此外，随着集成度的提高，在输人输出针有限和内部信号不可直接存取的情况下，必须改变过去检测芯片或系统的方法，设法获取不可取得的芯片或系统的内部信号。目前这方而已有很多研究，例如IBM公司采用的一种叫做LsSD(Level一sensitiveSeanDesign)的方法，不仅可检测芯片内部电路的性能，解决了测试数据生成的向题，而且已扩充到了底板和系统的检测。 4.减少周转时间 缩短研制周期是使产品具有竞争能力的重要方面。目前，除了从改进工艺和设计方法着手外，主要的解决办法是采用自动化辅助设计(cAD)。采用cAD不仅是为了解决缩短研制周期的问题，而且随着集成度的提高，vLSI/Lsl内部体系复杂性的增加，只有CAD才能解决人们手工操作所不能及的问题。譬如，一个50~250个门的阵列尚可用人工设计，但当一个具有1000个门以上的阵列时，没有CAD，则是很困难的。采用路径软件设计一个布局可能只要花几天时间，而用人工设计同样的布局至少要花十儿周时。目前，设计自动化系统正在迅速向前发展，像IBM的工程设计系统已比较完善。使用这样的系统，逻辑设计者既可以以表格形式，通过字母终端输入计算机，也可以以逻辑图的形式，通过图形终端输入计算机。计算机可以从逻辑设计、逻辑模拟、物理布局，电气性能的检查，直至最后的生产 模式，测试数据的生成都由它自动完成。计算机基本上可以替代过去人们所进行的大量重复性的工作。并且这些数据与最终设计都可通过通信线送到工厂进行生产。显然，这一整套的自动化设计和生产过程对