基于FPGA的数字钟设计课件.docx

摘 要本设计为一个可调数字钟，具有时、分、秒计数功能，以24小时循环计数。本设计采用FPGA技术，以硬件描述语言VreilogHDL为系统逻辑描述手段设计文件，在QUARTUS2工具软件环境下，采用自顶向下的设计方法，由各个模块共同构建一个基于CPLD的数字钟。系统芯片采用6块74160实现了60进制（分、秒）、24进制（小时）的编译，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。最终经过编译和仿真所涉及的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，可以在程序中直接改变初始值。关键词：数字钟 硬件描述语言VerilogHDL FPGA1.实验目的本实验主要内容涉及数字逻辑电路的设计、数字电路仿真软件Quartus Ⅱ以及VHDL设计语言的学习与应用。实验目的在于让实验者掌握数字逻辑电路的设计方法和过程，并且能够熟练准确地设计出具有特定功能的较复杂数字逻辑电路，此外，实验者还应熟练掌握Quartus Ⅱ软件的设计、仿真以及编译下载的使用方法。2 .课程要求用Verilog硬件描述语言设计数字钟，实现： 1.具有时、分、秒计数显示功能，以二十四小时循环计时。 2.具有调节小时、分钟功能。 3.具有整点报时功能。50MHz3.系统设计总体方案分频网络计数模块秒模块时模块分模块编译显示模块各模块电路具体实现4.1 时钟分频模块module div_clk(clk_50MHz,clk_1Hz,clk_1KHz,clk_500Hz);input clk_50MHz;output clk_1Hz,clk_500Hz,clk_1KHz;reg clk_1Hz,clk_500Hz,clk_1KHz;reg [24:0] cnt1;reg [24:0] cnt2;reg [24:0] cnt3;always @(posedge clk_50MHz)begin if(cnt1 == begin cnt1=0; clk_1Hz=~clk_1Hz; end else cnt1=cnt1+1b1; endalways @(posedge clk_50MHz)begin if(cnt2 == 24999) begin cnt2=0; clk_1KHz=~clk_1KHz; end else cnt2=cnt2+1b1;endalways @(posedge clk_50MHz)begin if(cnt3 == 49999) begin cnt3=0; clk_500Hz=~clk_500Hz; end else cnt3=cnt3+1b1;endendmodule 4.2计数器模块的设计与实现4.2.1秒显示模块的实现图4.2.1 秒钟显示模块4.2.2分钟显示模块的实现图4.2.2分钟显示模块4.2.3小时显示模块的实现图4.2.3时钟显示模块4.3 数码管显示及译码模块module?decode(clk_1KHz,hour_ten,hour_one,min_ten,min_one,sec_ten,sec_one,dig,seg);input?clk_1KHz;input?[3:0]?hour_ten,hour_one,min_ten,min_one,sec_ten,sec_one;output?[7:0]?dig;output?[7:0]?seg;reg[7:0]?seg_reg;reg[7:0]?dig_reg;reg[3:0]?dat_reg;reg[2:0]?count;always?@(posedge?clk_1KHz)begin?????if(count?==5)count=0;?????else?count=count+1b1;endalways?@(posedge?clk_1KHz)begincase(count)??3d0?:?begin?dat_reg=hour_ten[3:0];dig_reg=8end??3d1?:?begin?dat_reg=hour_one[3:0];dig_reg=8end? 3d2?:?begin?dat_reg=min_ten[3:0];?dig_reg=8end??3d3?:?begin?dat_reg=min_one[3:0];?dig_reg=8end??3d4?:?begin?dat_reg=sec_ten[3:0];?dig_reg=8b111101