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4.1 语法规则
4.2 数据类型
4.3 值集合
4.4 操作符
4.5 语句块结构
4.6 测试程序的编写
4.7 小结
4.1 语法规则
4.2 数据类型
4.3 值集合
4.4 操作符
4.5 语句块结构
4.6 测试程序的编写
4.7 小结
4.1.1 标识符
4.1.2 注释
4.1.3 编译指令
什么是标识符（identifier）
◦ 用户编程时使用的名字。 module mux2(a, b, s, y);
使用场合 input a, b, s;
◦ 模块名 output y;
◦ 信号名
◦ 端口名等 wire y;
assign y = s ? b : a;
endmodule
标识符语法规则
◦ 任意一组由字母或_ （下划线）开头的，字母、数字、$
（美元符号）、_ （下划线）组成的字符串
led0_wire
led0_reg
led0_from_modulea_wire
◦ Verilog语言中标识符是区别大小写的
Led0_wire 与led0_wire不同。
关键字
◦ Verilog语言自身预留了一些标识符，赋予其特定含义，
这些关键字用户无法使用。
◦ 关键字实例
module
always
assign
begin等
讨论：
◦ 以下字符串中哪些是合法的标识符
Count
_count
$count
count_$0
Module
module
and
对代码的解释和说明，目的是为了让别人和自己容
易看懂。
Verilog语言注释的方式
◦ 行注释
注释符（//）后面的一行被认为是注释
◦ 块注释
在注释符（/*和*/）之间的内容全部认为是注释
例子： /************************
* 2 input multiplexer *
//2 input multiplexer * input : a, b, s *
module mux2(a, b, s, y); * output : y *
input a, b, s; ************************/
output y; module mux2(a, b, s, y);
input a, b, s;
wire y; output y;
assign y = s ? b : a; wire y;
endmodule assign y = s ? b : a;
endmodule
注释的基本规则 always@(a or b)
◦ 避免显而易见的注释 if (a==5) // if a equals5
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