第七章 半导体存储器.ppt

第七章 半导体存储器 7.4 存储器容量的扩展 7.4.1 位扩展方式 方法:所有输入信号都并联(地址信号、片选信号和读写信号),输出各自独立。 N= 目标存储器容量 已有存储芯片容量 需要片数N=8 例：用1024字×1位RAM芯片构成1024字×8位RAM存储器 例：用256字×8位RAM芯片组成1024字×8位存储器。 需要片数N=4 7.4.2 字扩展方式 N= 目标存储器容量 已有存储芯片容量 各片地址分配情况： 000H 0FFH 100H 1FFH 2FFH 3FFH 200H 300H 当要求字和位同时扩展时，先字扩展或先为扩展都可以，最终结果都是一样的。 7.5 用存储器实现逻辑函数 1. ROM的地址输出为二进制译码，既输出为地址变量的最小项 2. 存储矩阵根据其存储内容，实现数据输出为各最小项的或运算 例子7.5.2 试用ROM实现如下逻辑函数 都转换为4变量最小项之和的形式 固定的 m0 m15 可变的 m15 m14 m10 m7 m6 m4 m3 m2 mi 0000 其它 0001 1111 0110 1110 0100 1010 1100 0111 1100 0110 0010 0100 1000 0011 1001 0010 Y1 Y2 Y3 Y4 ABCD 存储内容 7.5.2 可编程逻辑器件—PLD (Programmable Logic Device) 可编程逻辑器件（PLD，Programmable Logic Device）是一类半导体集成电路，区别于集成门电路等通用集成电路和专用集成电路（ASIC，Application Specific Integrated Chip），PLD内部逻辑在制作芯片的时候是没有定义的、或者说是空白的。PLD芯片制造后，其内部主要包括可以实现逻辑功能的各种资源，比如门电路、触发器、连线等。在一些功能更高级的PLD内部还集成了锁相环（PLL，Phase Lock Loop）、高速收发器等等资源。 PLD设计流程图 PLD按照编程实现原理不同可分为两类：基于乘积项（PT，Product Term）的PLD和基于查找表（LUT，Look Up Table）的PLD。 1. 基于乘积项的PLD (CPLD) Y=m1+m3+m4+m7 “●”表示固定连接关系，“×”表示可编程连接关系，交叉点什么的都没有的表示不连接。 与逻辑 最小项 或逻辑 2. 基于查找表的PLD (FPGA) Y=m1+m3+m4+m7 地址变量 位线输出 3. CPLD结构原理图—MAX7000系列 4. CPLD宏单元原理图 5. FPGA结构图—FLEX10K系列 6. FPGA逻辑单元LE原理图 6. I/O单元原理图 I/O单元多电平兼容特性 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110 0011 0100 0011 0001 0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110 0011 0100 0011 0001 0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110 0011 0100 0011 0001 0011 0110 0100 1000 0111 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110 0011 0100 0011 0001 0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011