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最大限度降低噪声的技术
期待技术变迁 1
旁路电容:这里没有捷径 2
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顺应波峰因数的潮流 33
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模拟和接口指南——第2卷
最大限度降低噪声的技术
期待技术变迁
正如我们所说的,行业技术在不断进步。数字和模拟集成电路芯片 图1给出了几个说明应该采取和不该采取的做法的示例。
工艺的尺寸在不断缩小。随之而来的是,IC器件的电源电压要求、
芯片面积和价格也在不断下降。我个人见证了从1.2微米一直到
0.25微米的尺寸变迁。我发现用0.7微米工艺制造的器件功能,在
改为0.25微米工艺时可能就无法正常工作。
这是怎么回事?!理论上并没有改变什么,但实际电路似乎不是那
么一回事。当然,我可以选择不采用已迁移为更小尺寸的器件,但
对于一名具有前瞻性的工程师,这是一个非常糟糕的主意。不顺 c )更优
(
应这一行业趋势,就等于放弃了更低电源电压、更快速度和更低成 单层)
本这些额外好处。这是非常不明智的!
我的唯一应对措施是在设计时预期尺寸将继续变得越来越小。我 a )低劣 b)优良
单层) 单层)
知道,器件尺寸越小,能够支持的电源电压就越低。这可以帮助我 ( (
解决功耗问题,但ESD (静电放电)则达不到最优水平。较小尺寸的
器件不仅吸收高电压瞬变的能力较低,而且它们缺乏高电流下的可 d )最优
多层)
靠性。制造标准与以往一样高,即具有2000 Vrms到4000 Vrms的 (
抗ESD能力 (人体模型)。但是,它们测试检测的是产生灾难性故 图1 :使用一条地和VDD走线连接几个器件,(a)会形成地和电源
障的条件,而最终用户可能会由于EMI (电磁干扰)和EFT (电快速 环路。这种拓扑还会增强电源毛刺。使用地或VDD跳线(b)是更好
瞬变)信号而遭遇RAM损坏。 的解决方案,但也不是太好。构造器件之间的地和VDD走线(c)是
不过,我可以将精力集中在几个方面,例如,保护电路(MOV和瞬 三者中更好的解决方案。但是,最好的解决方案是在多层板上使
用独立的地和电源平面 (d)
态抑制器)、单片机或处理器引脚保护(I/O、中断
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