第四章硬件描述语言VerilogHDL03.ppt

always_demo .v位于always_demo文件夹 assign语句在always块之外；循环语句forever语句是在initial块中！ （2）备注：若时钟周期很长而清零信号又是一个窄脉冲信号，如果采用同步清零，则很有可能当清零信号有效时，时钟信号并未到来，那么将不能进行清零。 见《数字系统设计与Verilog HDL》P170 参见《从算法设计到硬线逻辑的实现——实验练习与Verilog语法手册》P14~15 $random参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P61 采用Modelsim进行仿真！ 适于描述数据选择器。 备注：若块内有多个赋值语句，则在块结束时同时赋值。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P37例3 参见“Quartus II支持的Verilog HDL行为模型.doc” ——fork语句是不可综合的！用在测试文件中，在描述并发形式的行为时很有用。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P38例4 见《数字系统设计与Verilog HDL 》 P161 见《数字系统设计与Verilog HDL 》 P161例6.6，主要应用于计时计数器 counter60.v位于coun