实验六数字秒表的设计.docx

实验报告实验中心物理及电子实验中心专业年级实验课程EDA技术实验姓名实验名称实验六：数字秒表的设计学号提交日期2015/6/11成绩一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验设备GW48系列SOPC/EDA实验开发系统实验箱一台计算机一台三、实验原理设计思想：每当满999时进1，而再当满59时再进1，再满时向前进1，这次的实验会用到7个7段数码管，采用显示译码方式在数码管上显示出各位记数值。NOTE:采用电路模式0，CLK使用1HZ的clock0。四、设计原理及步骤1、利用QuartusⅡ完成十进制和六进制的文本输入并进行波形仿真。六进制源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT (clk,rst,en:IN STD_LOGIC;dout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END CNT6;ARCHITECTURE behav OF CNT6 ISBEGINPROCESS(clk,rst,en) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF rst=0 THEN Q := (OTHERS=0); ELSIF clkEVENT AND clk=1 THEN IF en=1 THEN IF Q5 THEN Q:=Q+1; ELSE Q:= (OTHERS=0); END IF; END IF; END IF; IF Q=0 THEN cout=1; ELSE cout=0; END IF;dout=Q; END PROCESS;END behav;图1 六进制时序仿真的波形图图2 六进制RTL图十进制源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (clk,rst,en:IN STD_LOGIC;dout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(clk,rst,en) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF rst=0 THEN Q := (OTHERS=0); ELSIF clkEVENT AND clk=1 THEN IF en=1 THEN IF Q9 THEN Q:=Q+1; ELSE Q:= (OTHERS=0); END IF; END IF; END IF; IF Q=0 THEN cout=1; ELSE cout=0; END IF;dout=Q; END PROCESS; END behav;图3 十进制时序仿真的波形图图4 十进制RTL图2、将十进制和六进制放在同一文件夹下面，并在此文件夹下面再写一程序（调用十进制和六进制做成数字秒表）。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_stop ISPORT ( CLK,EN,RST: IN STD_LOGIC; COUT,COUT1,COUT2 : OUT STD_LOGIC; L0,L1,L2,L3,L4,L5,L6 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END;ARCHITECTURE BHV OF d_stop IS SIGNAL Q0,Q1,Q2,Q3,Q4,Q5,Q6 : STD_LOGIC;COMPONENT CNT6 PORT(clk,rst,en:IN STD_LOGIC;dout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout: OUT