通讯调变分析12Pre-LayoutSimulation-朝阳科技大学数位教学平台.PPTVIP

Pre-Layout Simulation Hspice基本語法介紹 量測Power 　 Syntax：.MEASURE DC|AC|TRAN result FUNC out_var FROM=val1 TO=val2 + Optimization Option Ex：.meas tran Power avg p(xnand2) from1*t_cycle to 10*t_cycle Pre-Layout Simulation Hspice基本語法介紹 量測功率延遲乘積Power-Delay Product(PDP) Ex：.meas tran sum_PDP_1 param=delay_1*Power Layout ( Laker ) 電晶體結構圖(n-well製程) Layout ( Laker ) 此為nand閘的layout完成圖。 Post-Layout Simulation ( Hspice ) 此為後模擬之波形圖，與前模擬相較下波形較差一點。 Post-Layout Simulation ( Hspice ) 如圖為後模擬出來的結果，把RC參數考慮進去後不論在delay或power上均提高了一些。 Layout ( Laker ) 輸入Library name後選擇Technology file * Layout ( Laker ) 在以下路徑選擇所需的檔案 * Layout ( Laker ) 在cell處新增一個元件 * Layout ( Laker ) 選擇剛才建的library後新增一個新的元件 * Layout ( Laker ) 進來之後的畫面，左側為常用tool * Layout ( Laker ) 常用tool： Contact Metal Poly Diffussion Nwell PIMP NIMP * Layout ( Laker ) r：矩形 k：尺規 c：複製 Ctrl+m：呼叫mos o：呼叫連接層 Ctrl or shitf+z：放大或縮小 ↑↓←→：移動 * Layout ( Laker ) 畫完layout後要跑DRC驗證，必須符合它的製程規則去做設計 * Verification ( Calibre ) Rule檔放在以下路徑，如圖，之後按Run DRC * Verification ( Calibre ) 左側欄位出現錯誤請修改至正確為止 * Verification ( Calibre ) 依照Rule修改後已無錯誤訊息，如圖。 * Verification ( Calibre ) 接著跑LVS驗證(Layout Versus Schematic)，此步驟為確認所畫的佈局圖與電路圖描述的接腳是否相符。 Verification ( Calibre ) 選擇正確的Rule檔與路徑 Verification ( Calibre ) 接著修改左欄Inputs裡面的Netlist，選擇正確的電路檔 　以及格式和元件 Verification ( Calibre ) 調整完後按Run LVS Verification ( Calibre ) 顯示結果為不符合 Verification ( Calibre ) 左側點看LVS Report找錯誤 Verification ( Calibre ) 經過debug後驗證通過了，如圖 Post-Layout Simulation ( Hspice ) 接著做PEX萃取電路的電阻與電容 Post-Layout Simulation ( Hspice ) 輸入正確的規則檔及路徑 Post-Layout Simulation ( Hspice ) 左側Input的Netlis欄位也要修改 Post-Layout Simulation ( Hspice ) Output也要修改格式及萃取類型 Post-Layout Simulation ( Hspice ) 左側的Rule、Inputs、Outputs皆修改完後按RunPEX Post-Layout Simulation ( Hspice ) 此為萃取後的電路檔，以此電路檔再做一次波形模擬(scope)及量測各項數據。 ain bin out Post-Layout Simulation ( Hspice ) 每個人模擬電路的結果皆會因layout的畫法而有所不同，因此勤加練習是進步唯一的方法。 以上大致為整個前模擬(Pre-sim)到後模擬(Post-sim)的流程。 * Full Custom Design Flow 全客戶