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( ) 第 24 卷 　第 2 期 河北大学学报 自然科学版 Vol . 24 No . 2 2004 年 　3 月 Journal of Hebei U niver sity (N at ural Science Edition) Mar . 2004 一种帧同步码检测方案及实现 王兰勋 ,张锁良 (河北大学 电子信息工程学院 ,河北 保定 　07 1002) 　　摘 　要 :提出一种数字传输系统中帧同步码的检测方案 ,利用容错技术和非容错技术相结合来实现帧同 ( ) 步码检测. 提高了帧同步码的检测速度和可靠性. 给出用 CPLD 复杂可编程逻辑器件 实现此方案的方法. 关键词 :帧同步码 ;容错技术 ;CPLD 中图分类号 : TN 9 19 . 33 　　　文献标识码 :A 　　　文章编号 :1000 - 1565 (2004) 02 - 0 180 - 04 数字系统中数字信号的识别提取首先要检测识别码来确定信号是否到达 ,只有正确和快速的检测出识 别码 ,才能正确地提取出真正的信息. 在数字系统中 ,存在信号检测 、信号识别等一系列的问题 ,如在数字通 信系统中 ,帧同步码的检测 ,就是其中之一. 系统的发送端在被传输的数据序列中插入一组特定的识别码组 即帧同步码 ,在接收端通过检测帧同步码 ,来确定信号是否到达. 建立起帧同步 ,并且指导接收端实现正确的 分路 、分句 、或分字等. 现代数字传输系统中 ,随着传输速率的提高 ,对帧同步码检测也提出了更高的要求 ,一是帧同步码的正 确识别 ;二是同步速率的提高. 本文给出的帧同步码检测方案 ,采用了容错技术和非容错技术相结合 ,并根据 此方案用 CPLD (Complex Programmable Logic Device) 实现了 10 位帧同步码检测器. 1 　帧同步码检测原理 通常 ,帧同步码的检测是把接收到的串行数据流 ,逐个送入一个帧同步码识别检测器的串行移位寄存 器. 移位寄存器的级数与帧同步码组的长度相等 ,设为 n 位. 在工作时 ,每完成一次移位 , 即将移位寄存器各 级内存的码组 X 与要检测的帧同步码组 Y 进行对比,若相等 ,则此时移位寄存器内存的接收码组 X 即是一 个帧同步码组. 如果连续在相应的位置检测出 a (如 a = 2) 次 ,则认为此位置就是一帧的开始 ,输出一个帧同 步脉冲信号 ,使一个触发器置成“1”,这就完成了搜捕确认并使本地产生一个与之同步的帧同步信号 ,即进入 了同步状态. 如果由于某种原因丢失了一次 ,即在相应的位置由于干扰或其他情况 ,使此处成为非帧同步码 , 则此时的帧同步码组检测失败 ,这时 ,仍然按以前的帧同步的位置作为帧同步 ,若继续发生帧同步码组错误 , ( ) 当连续发生 b 如 b = 3 次错误时 ,就认为帧同步丢失 ,将上述的触发器清“0 ”,再按以上的方法重新开始对 接收的串行数据流中检测帧同步码组. 以上这种通常的帧同步码组检测方法 ,当帧同步码组中发生错码时 ,就会导致从新搜索和检测帧同步码 组 ,抗干扰性能较差. 在这里给出一种具有抗干扰帧同步码组的检测方案 ,它可以提高帧同步的抗干扰性 ,其 原理如图 1 所示. 此帧同步码检测的原理是将输入到移位寄存器各级内的码 X 与要检测的帧同步码组 Y 进行相关运算. 每移一位运算一次相关值 ,其相关运算的核心是计算出码 X 与码 Y 之间的“汉明距离”d ( X , Y) = s ,“汉明 距离”就是两个码组对应位不同的个数. 设 : X = ( X n - 1 , X n - 2 , …, X 1 , X 0) , Y = ( Yn - 1 , Yn - 2 , . . . , Y 1 , Y0) 则码 X 与