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第7卷 第24期 2007年12月 科 学 技 术 与 工 程 Vo】．7 No．24 Dec．20【y7r 1671-I819(2007)24-6446-04 Science Technology and Engineering @ 2O0r7 Sci．Tech．Engng． 计数器设计方法初探 杨章勇 (陕西理工学院电气工程系，汉中7230o3) 摘 要 以一种典型的中规模集成(MSI)计数器芯片同步十进制加法计数器74LS160／162为例，采用反馈置零法(复位法) 和反馈置数法(置位法)来构成任意进制计数器。最后总结出详细的设计步骤。 关键词 反馈置零法 反馈置数法 计数器 中国法分类号 TP332．12； 文献标识码 A 计数器是数字系统中用得最多的时序逻辑电路， 十位芯片的ENP、ENT连接的是个位芯片的进位控 当我们在设计任意进制计数器(即计数模不是2及 制端RCO，只有当个位芯片的计数状态Q，Q：Q。Q。 lO)时，一般采用现有的中规模集成计数器芯片，通过 为1001时，RCO才为1。十位芯片才能计数。如果 适当的反馈连接加以实现。集成计数器芯片较多，不 没有反馈置零(即MR端恒接高电平)则电路是一 同的芯片，在连接任意进制计数器时，方法有所不同。 个100进制计数器。现在电路中加上了反馈，当计 本文所介绍的是我们在电工电子技能培训中用到的 数状态(OOlOOlOO)8421BCD码=(24)m时，与非门 同步十进制加法计数器74LS160／162通过反馈置零 输出为零。由于741．5160属于异步置零，且复位控 法和反馈置数法来设计任意进制计数器。 制端MR低电平有效，所以计数器立即置零。由于 电路中的状态(24)m转瞬即逝，显示不出。故电路 1 设计方案 的有效状态从(00)。。到(23)。。共24个，故此电路为 1．1 采用反馈置零法来设计任意进制计数器 24进制计数器。 对于74LS160属于异步置零输入端的计数器， 另外如果采用同步置零74LS162计数器来设计 它是当置零输入端出现有效电平(低电平)后计数 24进制计数器，那么反馈代码必须是(23)。。相应的 器立即被置零，不受时钟信号的控制。而对于 8421 BCD码为0010001 I。由此可见反馈信号应取 741_5162／74LS163属于同步置零输入端的计数器。 自十位芯片的Q。及个位芯片的Q。和Q。，相应的与 它是当置零输入端出现有效电平(低电平)后计数 非门应改成四输入端与非门。用74LS162并行置零 器并不会立即被置零，必须等下一个时钟信号到达 法设计24进制计数器的电路图如图2所示。 后，才能将计数器置零。两者用时必须加以区分。 1．1．2 采用串行法来设计48进制计数器 1．1．1 采用并行法来设计24进制计数器 用74LSl60串行置零法设计48进制计数器的 用74LS160并行置零法设计24进制计数器的 电路图如图3所示。此电路的工作原理：先假设两 电路图如图1所示。此电路的工作原理：先假设两 芯片的置零输入端为1，则个位芯片由于计数控制 芯片的置零输入端为1，则个位芯片由于计数控制 端ENP=ENT=1，故该芯片始终处于计数状态；而 端ENP=ENT=1，故该芯片始终处于计数状态；而 十位芯片的ENP=ENT=1，但十位芯片的计数脉冲 CLK是通过个位芯片的进位控制端RCO取