IC设计后端设计总结(招聘中适用).docVIP

模拟后端： 名词解释 drc design ruler check 设计规则检查 lvs layout versus schematic 2p4m: tow poly－salicide four metal 两层多晶硅四层金属 mim ：metal insulator metal 金属层电容 pip : polycide insulator polyside 多晶硅电容 工艺库中的单元：model 填空 1 icfb 启动命令 2 attach to an existing tech－file 3 新建（layout） 版图cellview 选择design tool 是：virtouso 电路图（schematic） 选择: composor-schematic 4: Mos 输出特性分析时，对vds作 直流分析； 将vgs设为参数，作 参数扫描分析 问答题： 1 cadence 模拟设计流程 2 简述作一个数字cmos 反相器 版图所需要调用的基本instance ，并画出版图的简单示意图 计算题： 1 电阻：给定方块电阻和 接触孔电阻，求总的电阻值. 方块电阻乘长度除以宽度还要加上接触孔的电阻，两个并联要除以2三个并联要除以3 2 一个电容求容值，边缘电容， 正方形的电容， 数字后端： 1 综合含义： synthesis ＝ translation ＋ optimization ＋ mapping RTL ： register transition level 用hdl描述的电路结构 Gate： 门级网表，dc综合后形成的。 2要注意：ports 是对design 而言的 pins是对cell 而言的。 如果current_design 变成ENCODER 那么：D1 D0 就是ports了，不是pins了 3 set_operating_conditions -max slow -min ast set_wire_load_model -name smic13_wl10 -library fast_1v32cm40 –min set_wire_load_mode segmented create_clock -period 18 -name TCK [get_ports in_TCK] set_clock_latency -min SYSCLK set_clock_latency -max SYSCLK set_dont_touch_network [all_clocks] set_input_delay 2 -max -clock Clk all_inputs() - find(port Clk) set_output_delay 8 -max -clock Clk all_outputs() set_drive 0 [get_ports in_*] set_load 20 [get_ports inout_*] 或 『 MAX_INPUT_LOAD = load_of (cba_core/and2a0/A) * 5 set_driving_cell -lib_cell fde1a1 -pin Q all_inputs() - find(port Clk) set_max_capacitance MAX_INPUT_LOAD all_inputs() - find(port Clk) set_load MAX_INPUT_LOAD * 3 all_outputs() 』 set_max_area 0 标准格式的如下： 注： tcl脚本和shell脚本的区别，有－号的是shell脚本；用remove_from_collection 的是tcl脚本。不要混淆使用。 4 给定综合后的时序报表，指出其中的问题： A 以上是分析的一个例子: 结果是met的 B startpoint和endpoint全是reg C：重点 三个层次，有模块延迟过大； 解决方法： 针对路径层次过多：使用group 和ungroup 命令。 group -design_name NEW_DES -cell_name U23 {U2 U3} current_design NEW_DES ungroup {U2 U3} 大延时单元： 可以用库中速度快的单元替换它。 输入延时过大： 可以减少set_input_delay 如果timing还有违规可以使用：使用characterize 和write_script 进行优化